Вопросы по теме 'xilinx-ise'

Обрезка FF/защелки
вот часть моего кода Verilog: reg [5:0] channel[0:7]; reg [5:0] tmp[0:7]; reg [2:0] counter_out; reg [2:0] scounter_samp; reg [2:0] scounter_bits; ... always @(posedge clk, posedge rst) begin if(rst) begin done <= 1'b0;...
1126 просмотров
xilinx verilog xilinx-ise
schedule 11.06.2023
FPGA spartan 3 - X mod 3 внутри комбинаторного процесса без часов
Я работаю над проектом, одна часть которого вращается вокруг поиска X mod 3 с помощью FPGA spartan 3 (Xilinx) внутри комбинаторного процесса. на самом деле в этом проекте есть несколько других модулей, которые являются последовательными перед этим...
195 просмотров
fpga vhdl xilinx-ise modelsim
schedule 21.07.2023
Xst:647 Предупреждения во время синтеза Shift6 с модулем Top
Я написал код VHDL для арифметического сдвига на 6. Код работает нормально. Но когда я использую его как компонент в моем верхнем модуле, на входе b6 есть некоторые биты, которые не используются. Поэтому он выдает предупреждение во время синтеза,...
237 просмотров
warnings math shift vhdl xilinx-ise
schedule 03.06.2022
Расширенный анализ дизайна Verilog
Я пытаюсь реализовать дизайн в FPGA Virtex II Pro (от Xilinx). Проблема в том, что дизайн перегружен, что требует слишком много ресурсов. Чтобы преодолеть это, мне нужно было знать, какие блоки моего кода наиболее требовательны (требуют больше...
202 просмотров
optimization xilinx fpga verilog xilinx-ise
schedule 08.08.2022
Как изменить ограничение поворота для порта с медленного на быстрое?
Я пытаюсь синтезировать код, ошибки нет, но в отчете о карте я получил следующее информационное сообщение: - INFO:LIT:244 - Все несимметричные выходы в этой конструкции используют выходные драйверы с ограниченной скоростью нарастания....
1357 просмотров
xilinx vhdl xilinx-ise
schedule 21.07.2022
Ошибка в генераторе системы blackbox xilinx
Я использую блоки генератора системы Xilinx в Matlab, и я нашел черный ящик блока, который может генерировать и моделировать код VHDL. Я программирую простую программу в vhdl для порта и, --import std_logic from the IEEE library library ieee;...
666 просмотров
matlab black-box vhdl xilinx-ise
schedule 26.01.2023
Xilinx / ISim, кажется, заявляют, что значение равно X, но оно было объявлено
Я ТОЛЬКО начал изучать, как использовать этот инструмент, поэтому, если мой вопрос покажется глупым, заранее извиняюсь. Я искал ошибку на многочисленных форумах (уже ответил на сообщения, а не на мои) и не мог понять, что я делаю неправильно, поэтому...
3665 просмотров
xilinx vhdl xilinx-ise
schedule 13.03.2023
Сообщать std_logic_vector как целое число без знака в ISim?
вот библиотеки, которые я использую: library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; сигнал: signal CountTemp : std_logic_vector(15 downto 0); и заявление отчета: report...
6730 просмотров
xilinx vhdl xilinx-ise
schedule 29.01.2024
Ошибка реализации в ISE для платы Virtex-5
Я использую версию Xilinx Virtex-5 XC5VLX110T в навигаторе проектов ISE 14.6 для тестирования простого кода, но он всегда дает ошибку проектирования реализации: ОШИБКА: безопасность: 12 — функция «xc5vlx110t» версии 2013.06 не была доступна...
750 просмотров
xilinx licensing verilog xilinx-ise
schedule 31.12.2022
Xilinx ISIM: подсчитайте количество переходов
Есть ли способ, которым я могу заставить ISIM подсчитывать количество переходов от высокого к низкому и наоборот в заданный период времени во время моделирования?
370 просмотров
xilinx simulation fpga xilinx-ise
schedule 19.07.2022
Verilog HDL не позволяет присваивать значение одной целочисленной переменной другой
Я пишу код для 16 * 4 RAM в Verilog. Для каждой двоичной ячейки памяти я использую SR-триггер. Изначально каждой ячейке присваивается 1'bx. Я использую целые числа для циклов, а также для хранения значения индекса памяти, к которому нужно...
913 просмотров
verilog xilinx-ise
schedule 12.12.2022
Каковы условия, когда 2D-память, созданная в Verilog, отображается в BRAM с помощью ISE?
Поискав на нескольких форумах, я не нашел исчерпывающего ответа. Я хотел бы понять, когда [PARAM1:0] ram [PARAM2:0] выводится синтезатором ISE как Block RAM, а когда нет?
131 просмотров
verilog xilinx-ise
schedule 25.04.2023
Как инициировать блочную память Xilinx ISE из необработанного дампа памяти?
Скинул оперативку с рабочего устройства, которое хочу частично эмулировать на ПЛИС. В Xilinx ISE я использовал Core Generator для создания модуля оперативной памяти. Теперь есть возможность инициализировать RAM файлом COE. К сожалению, я не могу...
1316 просмотров
xilinx ram vhdl xilinx-ise
schedule 12.08.2023
16-битный сумматор из 4-битного опережающего переноса (CLA) — Cout из блока Generate and Propagate
Я новичок в Verilog. Вот что я сделал до сих пор, и 4-битный CLA работает. Однако 16-битный (с использованием экземпляров 4-битного CLA) этого не делает. Проблема определенно заключается в установке значений Cout_itermed (промежуточные переносы)...
5743 просмотров
verilog xilinx-ise carryflag
schedule 15.12.2022
Как использовать последовательные операторы (например, процесс), чтобы сделать постоянное значение, но без ожидания?
Ради согласованности и простоты обслуживания я хотел бы сделать некоторые константы, используя последовательные операторы, например. в процессе. Я определил диапазон, используя: subtype FIELD is natural range 3 downto 0; Тогда процесс,...
41 просмотров
xilinx vhdl xilinx-ise
schedule 05.01.2023
Создание пользовательского pcore для Xilinx ISE 14.7?
Немного общий вопрос, но какой самый популярный/распространенный/самый простой способ создания пользовательского pcore? Я видел несколько примеров, и они в основном были сделаны на Matlab, и, поскольку у меня нигде нет Matlab, я немного потерялся...
100 просмотров
xilinx xilinx-ise xilinx-edk
schedule 20.09.2022
Как использовать модули по умолчанию, такие как M2_1 MUX или FD flipflop, в xilinx verilog?
Я могу использовать эти модули по умолчанию в схеме xilinx , например M2_1 MUX, FD flipflop и т. д. В verilo g я могу использовать только элементарные ворота , такие как и, или ,не,xor и т. д. Но могу ли я использовать эти встроенные...
282 просмотров
xilinx verilog system-verilog xilinx-ise
schedule 12.04.2023
Почему процедура не видит переменную?
Я использую Xilinx ISE для создания проекта VHDL. Я пытаюсь добавить значения в целочисленную переменную. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity vending2_mod is Port ( button1 : in STD_LOGIC; button2 : in STD_LOGIC;...
585 просмотров
variables procedure vhdl xilinx-ise
schedule 04.10.2022
Сдвиг передаваемых данных в положение принимаемых данных в режиме обратной связи
Теперь я делаю протокол (Aurora-Xilinx) для соединения двух плат вместе. и я хотел бы проверить битовые ошибки для передачи данных и получения данных. Чтобы проверить битовые ошибки, передаваемые данные на плате 1 зацикливаются на плате 2, а затем...
33 просмотров
xilinx verilog xilinx-ise
schedule 16.07.2023