Вопросы по теме 'xilinx'

Демодуляция DBPSK в Simulink с использованием набора блоков Xilinx
Я пытаюсь создать демодулятор DBPSK, используя набор блоков Simulink и Xilinx. Я рассчитываю разность фаз последовательных образцов следующим образом: Итак, теперь мне нужно сопоставить эту разность фаз с символом 0 или 1 в зависимости от того,...
981 просмотров
matlab xilinx fpga signal-processing simulink
schedule 24.12.2022
Вложенные операторы if (rise_edge (clk)) в VHDL
поэтому я наткнулся на старый код, который мне нужно воспроизвести, но он не будет компилироваться с новым компилятором Xilinx, поэтому мне нужно точно выяснить, что он делает. У меня примерно так: if rising_edge(clk) then —do some things...
6682 просмотров
xilinx fpga clock vhdl
schedule 06.06.2024
Целочисленное преобразование в двоичное в Simulink
Это может показаться повторением моего предыдущего вопроса. Но я думаю, что это не так. Я ищу метод для преобразования сигнала в десятичном формате в двоичный формат. Я намерен использовать блоки Simulink в библиотеке Xilinx для преобразования...
2324 просмотров
xilinx fpga simulink system-generator
schedule 19.01.2023
системный отчет системы emedded, созданный с помощью Xilinx XPS
Я делаю проект обнаружения теней. Он использует инструмент Xilinx XPS для создания встроенной системы. После создания системы я могу проверить, сколько логических вентилей произведено и как они настроены. Есть ли возможность получить эту информацию...
39 просмотров
xilinx
schedule 22.10.2023
Получение битов одинарной точности IEEE для числа с плавающей запятой
Мне нужно записать число с плавающей запятой одинарной точности IEEE в 32-битный аппаратный регистр по определенному адресу. Для этого мне нужно преобразовать переменную типа float в целое число без знака. Я могу получить целочисленное представление...
375 просмотров
c embedded xilinx
schedule 15.09.2023
Незаконное повторное объявление модуля, который является IP-ядром в xilinx
Я подготовил IP-ядро с именем Cache (генератор блочной памяти) в Xilinx. Когда я создал его в своем модуле и синтезировал, я получил сообщение об ошибке Illegal Re-declaration of module<Cache> . Это имя нельзя изменить, так как оно является...
1672 просмотров
xilinx verilog vhdl
schedule 30.03.2023
Как исправить предупреждение Xilinx ISE о списке конфиденциальности?
Я синтезировал свой дизайн с помощью Xilinx ISE 13.1. Целевое устройство — Virtex 5. Затем я столкнулся с этим предупреждением: WARNING:Xst:819 - "F:/FRONT-END/h264/inter/src/eei/eei_mvd.vhd" line 539: One or more signals are missing in the...
3858 просмотров
xilinx vhdl synthesis
schedule 16.12.2022
Verilog: как добавить параметры
Я хочу иметь параметризованный модуль. Он имеет следующее определение: module example (...); parameter A = 2; parameter B = 2; parameter C = A + B; endmodule Однако, когда я распечатываю значения параметров, я получаю A = 2, B =...
723 просмотров
xilinx verilog
schedule 26.06.2022
Что делать, если блокировки не избежать?
Я знаю, что защелки не одобряются в оборудовании и в кодировании Verilog. Но, я иногда сталкиваюсь со случаями, когда я не могу избежать защелки. Например, в этих двух случаях: always @ (*) begin random_next = random; //default state stays...
283 просмотров
xilinx fpga verilog hardware
schedule 28.05.2023
Создание ПЗУ с одним портом на Spartan 6 с помощью Xilinx ISE Design Suite
У меня возникли проблемы с проектированием однопортового ПЗУ на плате Spartan 6. Я использую предоставленный основной генератор для создания блочной памяти и выбираю ПЗУ с одним портом с шириной 32 бита и глубиной 256 с файлом coe, который просто...
2383 просмотров
xilinx fpga vhdl spartan
schedule 08.11.2022
32-битный сумматор вычитателя ALU с использованием генерации
Мне нужно реализовать 32-битный сумматор вычитателя ALU для назначения класса. У меня есть 1-битный сумматор-вычитатель, который отлично работает, и операция выполняется с помощью оператора select (код для всех приведен ниже). В любом случае...
4525 просмотров
xilinx verilog
schedule 23.11.2022
Верхний модуль VHDL без входов и выходов
У меня есть два файла, master.vhd и slave.vhd, оба синтезируются без ошибок и предупреждений. Я хочу создать структурный верхний модуль и соединить их. Я использую Xilinx ISE 14.2. Мой файл top.vhd выглядит так: library ieee; use...
1812 просмотров
xilinx vhdl
schedule 02.05.2023
Неожиданные предупреждения в Xilinx
В следующем коде я сохраняю историю нажатий кнопок игроком 1 и игроком 2. Код компилируется без ошибок, но есть предупреждения. Я не могу решить эти предупреждения. Выкладываю код сюда. module game(clk50,red,green,blue,hsync,vsync,...
1061 просмотров
xilinx verilog
schedule 27.05.2023
Автоматический флаг для директивы компилятора на основе синтеза / моделирования для xilinx / modelsim?
У меня есть большой проект Verilog, который я синтезирую на xilinx fpga и моделирую в modelsim. Есть несколько модулей, в которых я хотел бы смоделировать одну версию указанного модуля и синтезировать другую. Например, у меня есть параметризованный...
5055 просмотров
xilinx simulation fpga verilog modelsim
schedule 03.03.2022
Как получить внутреннюю температуру чипа Xilinx Virtex-5 FPGA?
Я пытаюсь провести эксперимент, чтобы увидеть, как разные температуры на кристалле влияют на частоту кольцевого генератора. Я знаю, что с повышением температуры снижается и частота кольцевого генератора. Но я не знаю, насколько она уменьшится на...
1006 просмотров
xilinx fpga temperature virtex
schedule 11.05.2022
усреднение 12-битных значений АЦП с использованием VHDL
У меня вопрос, связанный с непрерывным усреднением значения АЦП. Подход, который я использовал, заключается в непрерывном усреднении примеров из 256 образцов. Значение «adc_a_out» (показанное в приведенном ниже коде), которое я получаю в своем...
9349 просмотров
xilinx fpga hdl vhdl
schedule 12.11.2022
Вивадо, добавь прерывания в кастомный AXI Perh
Я перехожу на использование Vivado и хочу добавить генерацию прерывания в свой собственный AXI perph. В ISE я ранее делал это, используя один из шаблонов, указанных в записях AR ( http://www.xilinx.com/support/answers/51138.htm ). Как лучше всего...
2057 просмотров
xilinx fpga hardware vhdl
schedule 28.06.2022
vhdl: ошибка кода Xilinx
Мы получаем этот набор ошибок: Line 23: Mismatch in number of elements assigned in conditional signal assignment Line 23: Expression has 1 elements ; expected 7 В этом коде строка 23 Q_out <= "1111110" when Q_in = "0000" else library...
1229 просмотров
xilinx vhdl
schedule 27.04.2022
Запись с массивом записей в списке чувствительности не работает должным образом
У меня появляется довольно странное предупреждение, когда я пытаюсь синтезировать проект VHDL, который у меня есть. Я пытаюсь построить тетрис, поэтому объект моей модели имеет следующее определение типа: constant PAIR_WIDTH: natural := 6; type...
730 просмотров
arrays xilinx fpga vhdl
schedule 23.03.2022
Динамическое конфигурирование FPGA из хост-программы
Мне было интересно, знает ли кто-нибудь эффективный способ программирования FPGA (PL) для серии Xilinx Zynq-7 или связанных устройств из главной программы C (не на SoC, а с главного ПК). Есть ли API Xilinx, который я могу использовать / включить в...
126 просмотров
c hardware-acceleration xilinx fpga
schedule 02.07.2022