Вопросы по теме 'vivado'

Схема ведет себя плохо в симуляции времени, но хорошо в поведении - новое для Verilog
Я новичок в разработке Verilog, и мне трудно понять, где я ошибаюсь в относительно простом дизайне счетчика и триггерного типа вывода. Вот код Verilog . Обратите внимание, что код возвращает один и тот же результат независимо от того, объявлена...
1025 просмотров
vivado fpga verilog hdl
schedule 22.07.2022
DDR3 MIG Vivado IP
Я пытаюсь использовать MIG 7 для подключения оперативной памяти DDR3 к FPGA Artix 7. Я новичок в использовании IP и знаю только VHDL (не Verilog). Я загрузил свой код. В моем коде init_calib_complete никогда не становится высоким! Кто-нибудь...
3273 просмотров
vivado ram fpga vhdl
schedule 20.08.2023
Запись данных на sdcard zedboard
Я хочу записать данные на SD-карту zedboard. Я могу записывать данные в DRAM. Теперь я хочу прочитать данные DRAM и записать их на Sdcard. Я следил за этим ( http://elm-chan.org/fsw/ff/00index_e.html ), но это не соответствует моему требованию. Я...
3197 просмотров
xilinx vivado zynq fpga
schedule 13.05.2023
Как инициализировать содержимое предполагаемой блочной RAM (BRAM) в Verilog
У меня проблемы с инициализацией содержимого предполагаемого барана в Verilog. Код для плунжера следующий: module ram( input clock, // System clock input we, // When high RAM sets data in input lines to given address input...
15475 просмотров
xilinx vivado fpga verilog
schedule 18.05.2022
Показать значение фиксированной точки в vivado
Допустим, у меня есть значение с фиксированной точкой в ​​моем VHDL-коде, который определяется как std_logic_vector. Я знаю, что мои последние 4 бита - это десятичные дроби. Когда я использую симулятор, он, конечно, не увидит последние 4 бита как...
1021 просмотров
vivado vhdl fixed-point test-bench
schedule 01.01.2023
Vivado SoC Zynq: создание собственного IP-адреса
Я пытаюсь работать над этим лабораторным пособием по созданию собственного IP-адреса в Vivado. Может ли кто-нибудь объяснить мне значение кодов на странице 6, шаг 1-3-9. Я действительно не понимаю смысла этого синтаксиса. Ссылка:...
198 просмотров
vivado zynq vhdl soc
schedule 12.02.2023
Как использовать GHDL для имитации сгенерированного XilinX IP?
Я использовал генератор ядра XilinX в Vivado 2016.4, чтобы сгенерировать код VHDL для делителя следующим образом: ![Подождите, пока Vivado создаст проект](Подождите, пока Vivado создаст проект.jpg)...
1460 просмотров
xilinx vivado vhdl
schedule 15.06.2023
Конструкция интерфейса Ethernet SGMII KC705 или KCU105
Я собираюсь использовать Ethernet на KCU105, PHY настроен как режим SGMII только на плате eval. Я знаю, как использовать Ethernet в режиме RGMII, используя MAC-IP Tri Mode Ethernet на плате KC705. Но я понятия не имею об интерфейсе SGMII. Я изучил,...
774 просмотров
ethernet vivado verilog
schedule 26.06.2022
программа сборки с нуля на Zynq без Vivado / SDK
У меня вопрос к тем, кто знаком с Xilinx Zynq и соответствующими инструментами дизайна .... Можно ли скомпилировать и запустить код C для Zynq 7010 ( Zybo dev board ), БЕЗ использования набора инструментов Xilinx (Vivado / SDK) ? Можно ли...
2248 просмотров
arm xilinx vivado zynq assembly
schedule 04.07.2022
одно горячее кодирование в Verilog
Я только начинаю учиться программировать на Verilog. Может ли кто-нибудь помочь мне понять, как реализовать следующий код в Verilog, используя горячую кодировку module Controller(b, x, clk, rst); input b, clk, rst; output x; reg x; parameter Off...
9882 просмотров
xilinx vivado verilog circuit
schedule 23.04.2022
Verilog - Регистрация удаляется при синтезе
У меня есть короткий кусок Verilog, который я написал, который отображает количество светодиодов. Я получаю предупреждение от Vivado: [Synth 8-3332] Sequential element (led_reg[3]) is unused and will be removed from module top. Вот мой код:...
369 просмотров
vivado fpga verilog
schedule 03.03.2023
Функция clogb2(), сгенерированная vivado, не может синтезироваться с ошибкой ограничения цикла
Я пытаюсь разработать периферийное устройство AXI_master с помощью vivado. Я использовал генератор периферийных устройств axi в меню vivado и изменил сгенерированный код vhdl. В коде vhdl есть функция clogb2, объявленная со следующим кодом:...
904 просмотров
vivado vhdl
schedule 16.11.2022
Уменьшение использования LUT в дизайне Vivado HLS (криптосистема RSA с использованием умножения Монтгомери)
Вопрос/проблема для всех, кто имеет опыт работы с Xilinx Vivado HLS и дизайном FPGA: Мне нужна помощь в снижении коэффициента использования проекта в рамках HLS (т.е. я не могу просто переделать проект в HDL). Я ориентируюсь на Zedboard (Zynq...
1215 просмотров
rsa vivado fpga montgomery-multiplication vivado-hls
schedule 06.03.2023
Отправка изображения JPEG в поток AXI4 и чтение его обратно?
Я делаю проект обработки изображений на оценочной плате Zedboard Zynq, используя построенную на ней FPGA. Я написал блок обработки изображений, используя HLS, и создал IP с вводом и выводом в виде потоков AXI4 с шириной 8. Как мне прочитать...
704 просмотров
image-processing vivado fpga vivado-hls axi4-stream
schedule 08.09.2022
Как сохранить большой файл в FPGA DDR3
Мне нужно загрузить файл на плату FPGA. Поскольку размер файла (YUV) составляет около 10 МБ или более, я считаю, что мне придется хранить его в SDRAM (DDR3), а затем загружать в FPGA. Я новичок, поэтому не знаю, как именно загрузить файл с ПК на...
153 просмотров
memory vivado fpga
schedule 21.09.2022
VHDL Test Bench работает, но дает неверные результаты при запуске на FPGA
Я пытаюсь написать программу, чтобы определить, является ли данный ввод простым числом или нет. Когда я запускаю тестовый стенд, я получаю правильные результаты, однако когда я запускаю его на FPGA, он распознает только числа, которые делятся на 3...
143 просмотров
vivado zynq fpga vhdl
schedule 23.08.2022
изменение порядка следования байтов при передаче по Ethernet
Работаю с zedboard и vivado v2017.3. Я пытаюсь отправить данные, хранящиеся в регистре (slv_reg0 в разделе PL Zynq), указанном baseaddr_p в следующей программе. Я использую приложение эхо-сервера lwip, чтобы прочитать этот адрес и отправить его на...
330 просмотров
c vivado zynq
schedule 11.02.2023
Ошибка транзакции AHB AP с платой zynq
Я новичок в zynq board. Я пытаюсь работать с XADC zynq-xc7z020 и хочу увидеть его качество для своего приложения с помощью vivado и xilinx SDK. Я протестировал два способа проектирования с помощью lab3 и lab4 учебные пособия. Синтез,...
991 просмотров
xilinx vivado zynq adc jtag
schedule 09.07.2022
Скопировать имя файла (с подстановочным знаком) в tcl
Я пытаюсь скопировать файл с помощью подстановочного знака, и он неправильно интерпретируется. set projName [lindex $argv 0] puts "$projName chosen" set sysdefPath "$projName/$projName.runs/impl_1/*.sysdef" file copy -force $sysdefPath...
859 просмотров
xilinx vivado tcl
schedule 11.03.2023
Как создать экземпляры модулей памяти XPM, чтобы write_mem_info работал правильно?
Я пытаюсь создать битовый файл для дизайна оборудования, который включает IP-ядра HDL и Xilinx. Он включает в себя программный процессор (Pulpino RI5CY Core), подключенный к 2 отдельным контроллерам BlockRAM. Я пытаюсь использовать XPM...
1092 просмотров
xilinx vivado verilog system-verilog
schedule 07.11.2022