Вопросы по теме 'vhdl'

Микроконтроллер + симулятор Verilog / VHDL?
За годы работы я работал над рядом проектов на базе микроконтроллеров; в основном с PIC Microchip. Я использовал различные симуляторы микроконтроллеров, и хотя они иногда могут быть очень полезными, я часто разочаровываюсь. В реальной жизни...
4440 просмотров
simulator microcontroller verilog vhdl
schedule 26.12.2022
Проблема сопоставления портов VHDL
Я относительно новичок в VHDL. Я пытаюсь написать код для беззнакового умножения, используя комбинацию полных сумматоров. При компиляции проходит до сопоставления портов. Я исправил ошибки на первой карте, но все остальные вызывают у меня проблемы....
9848 просмотров
port vhdl circuit
schedule 07.07.2022
Загрузите половину слова и загрузите байт в канал данных за один цикл
Была эта проблема, о которой спрашивали о внедрении байта загрузки в один цикл данных без необходимости изменять память данных, и решение было кое-чем ниже. альтернативный текст http://img214.imageshack.us/img214/7107/99897101.jpg На самом...
8085 просмотров
cpu-architecture mips vhdl
schedule 15.11.2022
Моделирование не работает - неправильное сопоставление портов?
код VHDL Во-первых, извините за редирект, но так проще. Я строю цифровые часы, но, как видите, clock_AN и clock_seg_out не меняются. Это вызвано неправильным сопоставлением портов? Спасибо!
184 просмотров
vhdl
schedule 24.08.2022
Ошибка добавления std_logic_vectors
Я хочу иметь простой модуль, который добавляет два std_logic_vectors. Однако при использовании приведенного ниже кода с оператором + он не синтезируется. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module...
65186 просмотров
fpga vhdl
schedule 14.04.2024
Как мне создать список соединений между блоками VHDL?
Я хочу создать список всех сигнальных соединений между блоками VHDL высокого уровня в файле VHDL. Например, это то, что делает программа просмотра RTL Quartus, но в графическом виде. Я хочу, чтобы мои результаты были текстовыми, а не...
342 просмотров
hdl vhdl
schedule 05.07.2022
Универсальный арифметический сдвиг вправо в VHDL
Я разрабатываю универсальный арифметический оператор сдвига. Есть ли лучший способ добиться этого, кроме использования 32-битного мультиплексора (декодера) способом, представленным ниже? ENTITY isra IS PORT ( clk: in std_logic; rst: in...
4743 просмотров
fpga hdl vhdl circuit
schedule 12.06.2024
Может ли SystemC отображать схемы в виде чертежей?
Мне нужно спроектировать несколько цифровых схем, но рисование их вручную убивает меня. Я искал более простой способ сделать это и нашел VHDL и, что более интересно, SystemC. Последний довольно приятный и простой для понимания, но мне нужно иметь...
315 просмотров
vhdl systemc
schedule 03.01.2024
Синтаксическая ошибка в VHDL
Я пытаюсь реализовать однобитовый счетчик, используя структурный VHDL и компоненты. Я получаю синтаксическую ошибку при попытке сделать карту портов. Ошибка: «Ошибка (10028): не удается разрешить несколько постоянных драйверов для сети «P» в...
2548 просмотров
syntax counter hdl vhdl
schedule 20.05.2023
Doxygen: Бесшовная документация для проекта с C++ и VHDL
Я настраиваю документацию о какой-то библиотеке, которая состоит из части C/C++ и части VHDL, а также некоторых поучительных страниц только для doxygen. Их нужно объединить в одну самостоятельную группу. Пока все работает, красиво и пушисто... Но...
1377 просмотров
c++ doxygen vhdl
schedule 26.09.2022
Инструмент для поиска закомментированного кода VHDL
Этот вопрос задает общий вопрос. Я спрашиваю, в частности, о VHDL, поскольку инструменты, на которые упоминается ответ на вопрос, предназначены для Java и PL/SQL. Это не должно быть идеальным, некоторая ручная интерпретация была бы в порядке. Я...
760 просмотров
comments vhdl
schedule 21.05.2024
Каковы передовые методы оптимизации пропускной способности конвейера для реализаций fpga?
Как, например, наилучшим образом использовать retiming и/или c-slow, чтобы максимально использовать данный конвейер. При восстановлении синхронизации некоторые модули получают лучшие результаты, помещая сдвиговые регистры на входы (прямая...
1857 просмотров
fpga verilog hdl vhdl system-verilog
schedule 21.08.2022
Как преобразовать тактовую частоту 24 МГц и 12 МГц в тактовую частоту 8 МГц с помощью VHDL?
Я пишу код с использованием VHDL для преобразования часов 24 МГц и 12 МГц в часы 8 МГц. Может ли кто-нибудь помочь мне в этом кодировании? Заранее спасибо.
2300 просмотров
fpga vhdl
schedule 11.05.2022
Вложенные операторы if (rise_edge (clk)) в VHDL
поэтому я наткнулся на старый код, который мне нужно воспроизвести, но он не будет компилироваться с новым компилятором Xilinx, поэтому мне нужно точно выяснить, что он делает. У меня примерно так: if rising_edge(clk) then —do some things...
6682 просмотров
xilinx fpga clock vhdl
schedule 06.06.2024
Как выполнить преобразование BCD в целое число без знака в vhdl или Labview
Я программирую приложение на vhdl для National Instruments CompactRio. Один из входных данных поступает от весов, которые выводят только строку ASCII веса на весах. Я знаю, что могу преобразовать цифры ASCII в двоично-десятичное число, просто удалив...
1697 просмотров
labview vhdl bcd
schedule 24.07.2023
Регулярное выражение для идентификатора VHDL
Я пытаюсь проанализировать свой код VHDL для дополнительных проверок. Я ищу регулярное выражение, которое проверяет корректные идентификаторы в VHDL. И я все еще довольно новичок в регулярных выражениях. он имеет следующие правила: может...
1001 просмотров
regex vhdl
schedule 12.07.2023
VHDL «генерирует» состояния FSM
У меня есть переменное количество модулей, связанных с другим модулем через signal bus : std_logic_vector(NUM-1 downto 0) , причем каждый компонент использует 8 бит, так что: bus(7 downto 0) = first module bus(15 downto 8) = second module...
2418 просмотров
vhdl fsm
schedule 09.09.2023
Дополнение в VHDL не компилируется?
Я знаю, что это довольно известная тема, но ни одно из обычных решений, похоже, не работает. Вот строка, которая выдает ошибку: ppl_stage_cnt <= ppl_stage_cnt + 1; Вот ошибка, которую я получаю (от xst): Line 89: found '0'...
12365 просмотров
vhdl
schedule 09.07.2022
Невозможно сравнить = в VHDL с типами std_logic_vector
Я пытался обойти это и потерпел неудачу. Как ни странно, точно такой же код в другом файле моего проекта выглядит нормально, и я использую те же библиотеки. Что не так? Строка кода (и генерация внутри нее) generate_decounter_ppl: for i in 0 to...
7267 просмотров
vhdl
schedule 16.10.2022
Это ошибка Ghdl/gtkwave?
Я использую ghdl+gtkwave для обучения в Windows 7. Я запускаю симуляции, вызывая некоторую оболочку в файле .bat, обычно, когда я получаю какую-то синтаксическую ошибку, я вижу сообщения в окне dos, но в некоторых случаях я не видел не понимаю,...
433 просмотров
vhdl ghdl
schedule 11.02.2024