Вопросы по теме 'uvm'

Многопоточность в UVM
Как мы можем включить многопоточность в UVM. Находятся ли потоки в испытательном стенде UVM, расширенные компоненты UVM, последовательности и методы между разветвлением и соединением? Насколько я искал, такой многопоточный тестовый стенд вряд ли...
1423 просмотров
multithreading uvm
schedule 24.08.2022
Откуда берется get_and_drive?
Я обнаружил, что почти каждый драйвер, который расширяется от uvm_driver , имеет задачу get_and_drive , как показано ниже. Я проверил исходный код uvm и uvm_cookbook, но не нашел get_and_drive . Кажется, это не правило uvm; это скорее...
237 просмотров
uvm
schedule 25.10.2022
Модель регистра UVM: изменение значения непостоянного регистра
Есть ли стандартный способ дождаться любого изменения значения в модели изменчивого регистра? Это похоже на периодический доступ через черный ход peek() через весь энергозависимый регистр до тех пор, пока не произойдет хотя бы одно изменение...
1237 просмотров
system-verilog uvm
schedule 19.04.2022
Управление двумя разными элементами последовательности в одном интерфейсе
Скажем, у меня есть только один интерфейс и несколько определений элементов последовательности: class link_pkt extends uvm_sequence_item; class phy_pkt extends uvm_sequence_item; Во время теста эти элементы могут динамически передаваться...
1772 просмотров
system-verilog uvm
schedule 10.10.2023
Как обновить regmodel с записью, идущей из блоков RTL
Я понимаю, что значения regmodel обновляются, как только транзакция инициируется из тестовой среды на любом из подключенных интерфейсов. Однако рассмотрим сценарий: Регистры RTL обновляются из ПЗУ при загрузке (значение отличается от значения...
390 просмотров
system-verilog uvm
schedule 01.08.2022
Зарегистрируйте тип доступа к слою абстракции
Я пишу набор моделей регистров, используя класс uvm_reg. Размер отдельного регистра 8-битный. Блок регистров создан, чтобы содержать эти регистры: class my_reg_block extends uvm_reg_block; my_byte_reg reg_00; my_byte_reg reg_01;...
199 просмотров
verilog system-verilog uvm
schedule 26.05.2023
Сравнение производительности моделирования
Что из этого мешает производительности моделирования в моем тестовом стенде и почему (Ищу ответ с точки зрения компилятора системного Verilog): task A; wait(dut_if.a==1); . . endtask ИЛИ task A; forever @(posedge clk) begin...
401 просмотров
verilog system-verilog uvm asic
schedule 03.01.2022
Ошибка компоновщика компилятора UVM-SystemC Mac
Я пытаюсь вручную скомпилировать некоторые примеры UVM, используя clang++. UVM-SystemC-1.0 был успешно установлен (очевидно, он также запускал эти примеры в качестве тестов). Однако, когда я компилирую эти примеры с помощью команды clang++...
188 просмотров
macos makefile systemc uvm
schedule 21.02.2023
Что может привести к вызову задачи uvm Consumer «put» до того, как производитель выполнит myport.put
Мой uvm_driver (производитель) обменивается данными с uvm_component (потребителем) через порт put. Общий элемент представляет собой класс xfer_data uvm_transaction с двумя элементами данных и методом getdata. Драйвер вызывает getdata, затем...
77 просмотров
consumer producer uvm
schedule 16.07.2022
Объясните проверку DUT на собеседовании
Завтра я иду на собеседование, и мне задавали этот вопрос почти на каждом собеседовании, на котором я присутствовал. Учитывая спецификацию DUT +, как вы проверяете? Может ли кто-нибудь кратко объяснить мне, как я должен начать отвечать на этот...
996 просмотров
verification system-verilog uvm
schedule 04.02.2023
Системный макрос Verilog с использованием строк
Я хотел бы создать системный макрос Verilog и передать ему строковую переменную. Я прочитал другой поток, который использует define to define a string and pass that STRING_NAME, который работает, но мне нужно следующее. `define STRINGIFY(x)...
4056 просмотров
macros system-verilog uvm
schedule 28.03.2023
Сценарий запуска примера UVM-SystemC не работает
Я разработал perl-скрипт для запуска примеров кода UVM-SystemC. #!/usr/bin/perl use warnings; use strict; sub main(); my $CLIBS = "\$SYSTEMC_HOME/lib-linux64"; my $UVMCLIBS = "\$UVMSYSTEMC_HOME/lib-linux64"; my $CINC =...
175 просмотров
linker perl systemc uvm
schedule 13.08.2022
UVM: создайте задачу, которая вызывается примерно каждые 100 циклов для всех компонентов.
Для всех моих компонентов (монитор, драйвер, секвенсор и т. д.) мне нужно создать задачу, которая вызывается каждые 100 или около того циклов. Я думаю, что есть способ сделать это с помощью пользовательских фаз, но не уверен, как это сделать. Любая...
638 просмотров
verification system-verilog uvm
schedule 14.06.2022
$ past с входным сигналом
Я хочу убедиться, что если событие происходит, то в «num_ticks» в прошлом должен был быть подан какой-то сигнал. В качестве примера я написал следующее свойство: property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks);...
765 просмотров
system-verilog uvm questasim system-verilog-assertions
schedule 18.06.2022
Разница между двумя событиями Specman с одним и тем же событием выборки @sim
У меня есть два события с одним и тем же событием выборки @sim : unit monitor_a_u is { sample_a : interface_port of tlm_analysis of data_item_s is instance; data_a : simple_port of uint(bits:32) is instance; keep data_a.hdl_path() ==...
302 просмотров
uvm specman e
schedule 22.04.2022
установить и получить значения очереди с помощью uvm_config_db
Я пытался установить значения очереди в config db на этапе запуска теста и пытался получить это, последовательно используя uvm_config_db, но мне это не удалось (ничего не было получено при вызове get из uvm_config_db), появляется только указанная ниже...
1629 просмотров
uvm
schedule 16.05.2023
Как изменить подробность uvm для объекта в компоненте
Я столкнулся с проблемой при настройке детализации объекта в компоненте. Я хочу установить уровень детализации определенных компонентов (uvm_test_top.env.subenv_a) на UVM_HIGH, аргумент командной строки следующий: 1.+UVM_VERBOSITY=UVM_LOW...
993 просмотров
system-verilog uvm
schedule 01.08.2023
Перебор списка аргументов makefile
Я хочу, чтобы мой make-файл анализировал каждую пару arg=value в списке $(cfg) ниже. А затем используйте эти $(аргумент) и $(значение) в make-файле. Эти пары arg=value могут быть разделены пробелом или запятой. Пример: я хочу переопределить три...
385 просмотров
makefile system-verilog uvm test-bench
schedule 19.10.2022
Измените подробность uvm во время выполнения симуляции
В моделировании после выполнения VCS Save (Подробнее: https://blogs.synopsys.com/vip-central/2014/12/30/run-time-save-restore-strategy-with-uvm-vcs/ ) с низким уровнем подробности я пытаюсь выполнить VCS Restore из сохраненной контрольной точки и...
408 просмотров
uvm
schedule 10.02.2023
Можно ли переопределить тест uvm, указанный через +UVM_TESTNAME=test1, также имея +uvm_set_type_override=test1,test2?
Мне интересно, можно ли переопределить тест, указанный в командной строке через +UVM_TESTNAME, с помощью +uvm_set_type_override. I have tried it and this is what i see in prints in log. UVM_INFO @ 0: reporter [RNTST] Running test Test1......
445 просмотров
system-verilog uvm
schedule 16.07.2023