Вопросы по теме 'test-bench'

Запуск нескольких тестовых стендов для проектов VHDL
Всякий раз, когда я создаю дизайн VHDL, у меня обычно много модулей. Затем каждый из этих модулей подключается к одному основному файлу, и таким образом все синтезируется. Но я хочу написать отдельные тестовые стенды для каждого из этих модулей и...
750 просмотров
unit-testing verification vhdl ghdl test-bench
schedule 26.05.2023
Verilog Деление на два счетчика из D Flip Flops не работает
У меня есть рабочий DFF под модулем ниже. d_flip_flop_edge_triggered DFFT(Q, Qn, C, D); Однако, когда я переключаю вход «D» на «Qn» — чтобы сделать счетчик деления на 2 — на выходе тестового стенда не отображается ни Q, ни Qn. Он красный,...
517 просмотров
fpga verilog test-bench
schedule 15.03.2023
Как просмотреть результаты моделирования из Active-HDL в окне сигнала?
Я расширил свои сценарии тестового стенда поддержкой Active-HDL. Active-HDL ведет себя в основном как QuestaSim или ModelSim, даже аргументы командной строки похожи. У меня установлены Active-HDL Student Edition и Active-HDL Lattice Edition от...
1556 просмотров
simulation vhdl test-bench active-hdl
schedule 22.05.2023
Показать значение фиксированной точки в vivado
Допустим, у меня есть значение с фиксированной точкой в ​​моем VHDL-коде, который определяется как std_logic_vector. Я знаю, что мои последние 4 бита - это десятичные дроби. Когда я использую симулятор, он, конечно, не увидит последние 4 бита как...
1021 просмотров
vivado vhdl fixed-point test-bench
schedule 01.01.2023
Почему код испытательного стенда для 4-битного мультиплексирования дает x?
Я не могу понять, почему это не работает. Я запустил симуляцию на edaplayground , и я получаю «x» на выходе каждый раз, когда выбор изменяется на 0. Однако я правильно получаю «1», когда sel равен «1». Код: module mux8_2(input...
1302 просмотров
mux verilog test-bench
schedule 18.10.2022
Verilog, вложенный в цикл for в тестовом стенде, не выполняет правильную итерацию
Добрый вечер, Я разработал структурный проект компаратора величин MC14585B: https://www.onsemi.com/pub/Collateral/MC14585B-D.PDF Я хотел смоделировать все 2 ^ 8 возможностей, и поэтому я написал тестовый стенд именно для этого. Я использую...
1769 просмотров
for-loop output verilog test-bench
schedule 19.04.2023
Результатами тестирования verilog testbench являются все x или z.
Я не очень хорошо понимаю Verilog, так что это может быть какая-то простая проблема с тем, как у меня все настроено, но я не могу определить, почему моя форма волны моделирования дает либо x, либо z для моих выходных данных тестового стенда. Вот...
2103 просмотров
verilog hdl test-bench
schedule 16.07.2023
Стенд для разработки таймера реакции VHDL
Я должен протестировать с помощью modelsim этот компонент: COMPONENT part5 PORT ( CLOCK_50,KEY0,KEY3 : IN STD_LOGIC; SW: IN STD_LOGIC_VECTOR (7 DOWNTO 0); HEX3,HEX2,HEX1,HEX0: OUT STD_LOGIC_VECTOR (6 DOWNTO 0); LEDR : OUT...
885 просмотров
vhdl modelsim test-bench
schedule 15.12.2022
Перебор списка аргументов makefile
Я хочу, чтобы мой make-файл анализировал каждую пару arg=value в списке $(cfg) ниже. А затем используйте эти $(аргумент) и $(значение) в make-файле. Эти пары arg=value могут быть разделены пробелом или запятой. Пример: я хочу переопределить три...
385 просмотров
makefile system-verilog uvm test-bench
schedule 19.10.2022
Использование целых чисел из большого однострочного текстового файла для тестового стенда
У меня есть файл с большим количеством целых чисел, он выглядит так: 123 254 360 700 800 900 1000 354 778 897 663 554 888 776 654 655 231 900 777 666 667 776 887 991 555 888 778 666 111 2232 444 545 667 ... Я написал код VHDL (алгоритм) для...
605 просмотров
vhdl test-bench
schedule 02.07.2022
Оператор case на тестовом стенде VHDL принимает уменьшенное значение
Я работаю над проектом, использующим VHDL, и столкнулся с проблемой во время одного из моих тестовых стендов. Я тестирую все входные комбинации для комбинационного компонента, используя цикл for в моем стимулирующем процессе, но у меня есть оператор...
218 просмотров
case vhdl test-bench
schedule 20.05.2023
Как присвоить значения Don't Care в таблице истинности тестового стенда?
Я хочу создать тестовый стенд для кодера с приоритетом 4-2. Я пытался присвоить значения Don't Care переменным reg, когда должен был, но произошла ошибка: ( test.v(14): (vlog-2730) Неопределенная переменная: 'x'. ). Код моего тестового стенда:...
271 просмотров
verilog test-bench
schedule 07.08.2022
Можно ли определить циклические функции на тестовом стенде
Я делаю прошлую работу в рамках подготовки к экзамену, и один из вопросов показывает эту форму волны: Теперь я, конечно, знаю, что вы можете просто написать код построчно, например так: sig1 <= '1'; sig2 <= '1'; y <= '1'; wait for 20...
49 просмотров
vhdl test-bench
schedule 20.09.2022
Использование внешних имен в тестовом стенде VHDL
Я пишу тестовый стенд VHDL с самопроверкой и хочу отслеживать внутренний сигнал проекта, который не направляется на порт. Я хочу использовать внешние сигналы, чтобы испытательный стенд мог видеть эти сигналы, но Vivado выдает мне синтаксические...
202 просмотров
vhdl test-bench
schedule 23.07.2022
Поддерживает ли SystemVerilog Generate задержки?
Я подумал о создании часов с использованием genvar , как показано ниже: reg [7:0]clk; genvar i; generate for (i=0; i < 7; i++) begin #1 clk[i]=~clk[i]; end endgenerate...
129 просмотров
verilog vlsi system-verilog test-bench
schedule 20.08.2022
Сумматор переноса пульсации в vhdl
привет, я пытаюсь сделать 4-битный сумматор переноса пульсаций с VHDL. Проблема в том, что я пытаюсь сделать тестовый стенд, чтобы смоделировать его в ModelSim, но он не работает. Это код, а также код, сообщенный ModelSim: Полный код сумматора:...
917 просмотров
vhdl modelsim test-bench
schedule 21.11.2022
Если testbench и test являются верхними модулями, как передать экземпляр интерфейса внутри testbench в тест
Я предпочитаю писать тестовую среду и тесты в виде модулей верхнего уровня, чтобы я мог скомпилировать их все и разработать/оптимизировать тестовую среду и тесты, которые мне нужно запустить. Однако я не уверен, как я могу передать экземпляр...
29 просмотров
system-verilog test-bench
schedule 20.07.2022
Неожиданный выход с высоким импедансом
Я пишу ALU для процессора, который я разрабатываю (первый проект RTL), и я получаю вывод с высоким импедансом на ALU_out при запуске своего тестового стенда, хотя флаги устанавливаются и выводятся правильно. module alu( input clk,...
39 просмотров
verilog register-transfer-level test-bench
schedule 12.04.2024
VCS полностью игнорирует readmemb, не загруженный
Я пытаюсь написать простой тестовый стенд, используя txt-файл для чтения чисел в моем тестовом стенде. У меня есть следующий тестовый стенд temp_tb.v module temp_tb(); logic clk; logic rst; logic [0:31] data [639:0]; logic output_valid; logic...
29 просмотров
verilog test-bench
schedule 19.03.2022
Добавить постоянный элемент массива через тестовый стенд
В настоящее время я изучаю моделирование ПЗУ с использованием VHDL. Прямо сейчас я смоделировал ПЗУ 32x8 и создал его как пустой массив cons в моем основном модуле, потому что я планирую импортировать файл через код тестового стенда, который содержит...
74 просмотров
hdl vhdl test-bench rom
schedule 02.12.2022