Вопросы по теме 'system-verilog-assertions'

SVA: Использование импликации (|=›) вместо последовательности?
Свойства утверждения SystemVerilog могут быть созданы с помощью операторов импликации |=> и последовательностей ##1 . Например : property P1; @(posedge clk) A ##1 B |=> C ##1 D; endproperty Выше мы использовали A ##1 B в...
1966 просмотров
verification system-verilog system-verilog-assertions assertions
schedule 03.08.2022
Утверждение не выполняется, несмотря на истинность равенства
Я получаю причудливую ошибку утверждения. Это не удается, хотя равенство верно, как показано в сообщениях об ошибках. Я делаю простую сумму 4 входов модуля u2 и подтверждаю, что сумма равна сумме двух выходов. property CSA_add; @(posedge...
256 просмотров
assertion verilog hdl system-verilog system-verilog-assertions
schedule 08.01.2024
Как мне перевести утверждения / свойства жизнеспособности PSL или SVA в Verilog?
как я могу перевести утверждения жизнеспособности PSL или SVA в Verilog вручную или автоматически с помощью инструмента (с открытым исходным кодом)? Я могу делать простые свойства безопасности, но понятия не имею о свойствах живучести. Я знаю, что в...
624 просмотров
verilog system-verilog formal-verification system-verilog-assertions model-checking
schedule 30.10.2022
Сбросить осведомленность при использовании 'sequence.triggered' в утверждении
У меня есть несколько утверждений, в которых используется свойство последовательностей triggered . Это полезно для проверки свойств формы «когда X происходит, Y должно было случиться когда-то в прошлом». Возьмем простой пример: Учитывая три...
743 просмотров
system-verilog system-verilog-assertions
schedule 08.10.2023
$ past с входным сигналом
Я хочу убедиться, что если событие происходит, то в «num_ticks» в прошлом должен был быть подан какой-то сигнал. В качестве примера я написал следующее свойство: property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks);...
765 просмотров
system-verilog uvm questasim system-verilog-assertions
schedule 18.06.2022
Значение свойства systemverilog с или (||) не работает должным образом?
Я пытаюсь написать утверждения sytemverilog для определения периода времени (140 МГц) с произвольным значением + или - 0,001 нс, здесь в этом свойстве systemverilog используется оператор «или» (||) для +/- отклонений / изменений периодов времени, но...
178 просмотров
system-verilog system-verilog-assertions
schedule 25.07.2023
Системные утверждения Verilog, SVA
Я пишу утверждения для протокола рукопожатия, где могут быть обратные запросы и подтверждения. Подтверждения могут приходить от 1 до 5 циклов после запроса. Как я могу использовать утверждения, чтобы убедиться, что есть 1 подтверждение для каждого...
400 просмотров
system-verilog-assertions
schedule 27.11.2022
Введите десятичные значения, например 0,0047, в verilog.
У меня есть массив десятичных значений, таких как 0,0047, -45,34 и т. д. Есть ли способ добавить это в verilog и автоматически просмотреть его 16-битное преобразованное значение?
1021 просмотров
verilog vlsi system-verilog-assertions
schedule 20.10.2022
Динамическая длина параллельной последовательности утверждений SystemVerilog
У меня есть массив длины x. Выходными сигналами для данного тестового стенда будет каждое значение в массиве в соответствующем порядке от 0: x-1. В частности, в моей проблеме массив - это коэффициенты фильтра, а тестовая среда - это импульсная...
211 просмотров
verification verilog system-verilog system-verilog-assertions synopsys-vcs
schedule 09.10.2022