Вопросы по теме 'synthesis'

С++ oop beginner - вернуть выходную сумму каждого созданного объекта в векторе за один вызов функции
у меня простой класс #ifndef _VOICE #define _VOICE #include "maximilian.h" class voice{ public: voice(int waveType); void setNote(double pitch,double amplitude); void triggerNote(); void releaseNote(); double getOutput();...
388 просмотров
c++ oop audio vector synthesis
schedule 14.09.2022
Как исправить предупреждение Xilinx ISE о списке конфиденциальности?
Я синтезировал свой дизайн с помощью Xilinx ISE 13.1. Целевое устройство — Virtex 5. Затем я столкнулся с этим предупреждением: WARNING:Xst:819 - "F:/FRONT-END/h264/inter/src/eei/eei_mvd.vhd" line 539: One or more signals are missing in the...
3858 просмотров
xilinx vhdl synthesis
schedule 16.12.2022
Звуковой аддитивный синтез - амплитуды любых гармоник
У меня есть рабочее решение для синтеза музыки, написанное на C#. Теперь я столкнулся с проблемой при реализации других инструментов, основанных на сборе амплитудных спектров. Я нашел эту сеть, где я могу увидеть все гармонические части (1-10)...
562 просмотров
audio instruments spectrum synthesis
schedule 16.01.2023
Семисегментное мультиплексирование на Basys2
это мой первый пост, поэтому я надеюсь, что делаю это правильно. Я пытаюсь вывести «4 3 2 1» на четырехзначный семисегментный дисплей на плате BASYS2. Я проверил, чтобы убедиться, что 0 включает сигнал и правильно ли сопоставлены порты. Я считаю,...
17432 просмотров
fpga verilog hdl multiplexing synthesis
schedule 21.10.2022
Получение неправильных результатов при моделировании после синтеза
Я пишу код для Matrix Transpose в VHDL. Я ввожу ввод в основной строке и один элемент матрицы за каждый такт, и я сохраняю данные в основном формате столбца, после чего я отправляю данные в основном формате столбца поэлементно каждые часы цикл до...
527 просмотров
fpga vhdl synthesis
schedule 11.10.2022
синтез динамического мультиплексора по байтам std_logic_vector
У меня есть FIFO, размер которого определяется в соответствии с параметром в пакете: signal fifo : std_logic_vector(FIFO_SIZE*8 -1 downto 0); У меня также есть 4-битный вектор (numOfBytes), указывающий, сколько байтов находится в FIFO в любой...
1384 просмотров
vhdl synthesis
schedule 30.11.2022
Как 16-битный массив нуждается в 5-битном адресе (Xilinx Vivado HLS)?
Я новичок в Xilinx HLS. Я следую руководству ug871-vivado-high-level-synchronous-tutorial.pdf (стр. 77). Код #define N 32 void array_io (dout_t d_o[N], din_t d_i[N]) { //..do something } После синтеза я получил отчет типа...
553 просмотров
xilinx hardware digital-design synthesis
schedule 19.11.2022
Синтез операций файловой системы VHDL
У меня вопрос по системе синтеза VHDL, а точнее по операциям с IO файлами. Мой вопрос заключался в том, выполняет ли система синтеза синтез файловых операций, таких как write(), read(), когда они пишутся в коде VHDL? Например, внутри этого кода...
243 просмотров
file vhdl synthesis operations
schedule 23.05.2022
Асинхронный синтез D FlipFlop
module dff_async(clk,r1,r2,dout); input clk,r1,r2; output reg dout; always@(posedge clk or negedge r1) begin if(r2) dout<=1'b1; else dout<=1'b0; end endmodule Приведенный выше код не синтезируется и имеет...
163 просмотров
asynchronous verilog flip-flop synthesis
schedule 28.07.2022
Как увеличить std_logic_vector внутри типа массива с помощью индекса? VHDL
Предыстория: У меня есть массив типов из четырех 4-битных std_logic_vector: type my_arr_type is array (0 to 3) of std_logic_vector (3 downto 0); и соответствующий сигнал: signal my_signal : my_arr_type; У меня также есть...
2418 просмотров
arrays multidimensional-array vhdl synthesis
schedule 19.12.2022
Синтезируемые фиксированные/плавающие точки в библиотеке VHDL IEEE
Я создаю проект VHDL (Xilinx ISE для Spartan-6), который потребуется для использования десятичных чисел «реального стиля» либо с фиксированной, либо с плавающей запятой (я надеюсь, что фиксированной точки будет достаточно). Будучи новичком в VHDL,...
5061 просмотров
ieee vhdl ieee-754 fixed-point synthesis
schedule 12.02.2023
Есть ли системная задача verilog, которая возвращает длину регистра/логики?
Было бы неплохо иметь что-то похожее на sizeof() из C. Излишне упоминать, что я не ожидаю, что его можно будет синтезировать.
331 просмотров
fpga verilog system-verilog synthesis
schedule 25.08.2022
Синтезировать с помощью компилятора проекта, report_constraint показывает, что емкость нарушена
(1) После успешного синтеза report_constraint показывает нарушение емкости. dc_shell> report_constraint -all_violators -significant_digits 6 **************************************** Report : constraint -all_violators Design :...
207 просмотров
synthesis
schedule 15.01.2023
Я хочу использовать оперативную память в своем ПЛИС Altera DE1-SOC, правильно ли я выбрал путь?
Поэтому я создал этот модуль, который должен представлять собой оперативную память, в которой я сохраняю некоторые данные в соответствии с результатами в моем верхнем модуле. module RAM_OUT (pix_val, w_mem_out, set_ram); input [2:0] w_mem_out;...
1842 просмотров
ram fpga verilog quartus synthesis
schedule 13.07.2022
Как убедиться, что оборудование, сгенерированное в ПЛИС, подходит для этого конкретного фрагмента кода?
Мне задали этот вопрос в интервью. Интервьюер задал вопрос вроде: «Предположим, вы написали код для генерации тактовой частоты 250 МГц в Verilog и синтезировали его. Теперь, как вы убедитесь, что сгенерированное оборудование будет работать на частоте...
149 просмотров
fpga verilog synthesis
schedule 18.01.2023
Синтезируемая 'X' или система обнаружения недопустимого ввода в Verilog
Я пытаюсь создать код Verilog с возможностью синтеза, который может обнаруживать «x» или недопустимые входные данные. По сути, x не может быть синтезирован, поэтому я избегаю x . Я пытаюсь читать входные данные на каждом тактовом цикле, и если...
77 просмотров
verilog synthesis
schedule 07.09.2022
Verilog генерирует цикл, назначая несоответствие ширины итератора
Я использую цикл генерации для создания экземпляра параметризуемого количества модулей, и я хочу назначить некоторые входные данные модулю на основе итерации цикла. К сожалению, у меня возникают проблемы с синтезом, когда компилятор дизайна говорит...
449 просмотров
verilog system-verilog synthesis
schedule 17.07.2023
Запрос на синтез VHDL для проектирования микросхем (не FPGA), особенно в случае назначения переменных
Если для данного процесса я объявляю переменную (скажем, 1-битную переменную, variable temp : std_logic; ), то могу ли я присвоить значение переменной, если данное условие возвращает true, т.е. if (xyz=1) then --Assuming that this condition...
88 просмотров
vhdl synthesis register-transfer-level asic soc
schedule 24.11.2022
Разница в инициализации конечного автомата между симулятором и синтезатором
Мой вопрос касается первого состояния, используемого в синтезированном конечном автомате. Я работаю с Lattice iCE40 FPGA, EDA Playground для моделирования и Lattice's Diamond Programmer для синтеза. В следующем примере я генерирую серию сигналов...
86 просмотров
simulation fpga vhdl synthesis ice40
schedule 06.08.2022
Решетка ICE5LP4K FPGA: как добавить HFOSC в пользовательский vhdl
У меня проблемы с использованием внутреннего генератора для Lattice ICE5LP4K. Согласно Приложению к руководству по использованию осциллятора iCE40, код в Verilog должен выглядеть следующим образом: SB_HFOSC OSCInst0 (...
941 просмотров
fpga synthesis lattice-diamond
schedule 25.06.2022