Мне поручено проверить некоторый RTL-код на основе Verilog. Теперь кодирование тестового стенда RTL с использованием Verilog кажется очень сложным (для меня). Поэтому я хотел бы попробовать один из следующих. - Попробуйте предоставить интерфейс PLI...

Я хочу создать программу для анализа Verilog и отображения блок-схемы. Может ли кто-нибудь помочь мне в отношении того, какие алгоритмы мне нужно изучить? Я нашел хороший синтаксический анализатор Verilog, но теперь мне нужно найти связь между...

Если я хочу объявить 128-битный вектор всех единиц, какой из этих методов всегда правильный? wire [127:0] mywire; assign mywire = 128'b1; assign mywire = {128{1'b1}}; assign mywire = 128'hFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF;

Я разрабатываю RTL в Verilog для алгоритма LZSS. У меня есть рабочий код для этого алгоритма в verilog. Этот код в значительной степени написан в стиле C++ в Verilog. Он работает и все выглядит хорошо. Теперь я хочу увеличить скорость этого...

Я хочу улучшить рабочую частоту моей конструкции. В регистре для временного анализа я наблюдал много задержек в комбинационных элементах. Это влияет на синхронизацию схемы, и наблюдаемый зазор составляет около -0,3 нс. Мне было интересно, могу ли я...

Я пытаюсь понять, как работает стробирование часов в дизайне RTL. Вот пример волны: Описание: 1st signal is gated_clock 2nd signal is clock_enable 3rd signal is ungated_clock Итак, в этой волне 3 цикла (скажем, цикл 0,1,2). В...

Я пытаюсь связать свои утверждения для экземпляров модулей, сгенерированных с помощью статуса generate for . Ниже приведен мой оператор привязки в моем модуле утверждения привязки: `define NUM_BLKS 4; genvar asrt_inst; generate for (asrt_inst...

Если для данного процесса я объявляю переменную (скажем, 1-битную переменную, variable temp : std_logic; ), то могу ли я присвоить значение переменной, если данное условие возвращает true, т.е. if (xyz=1) then --Assuming that this condition...

Я пытаюсь разработать код, который действует как логический калькулятор; Мне удалось скомпилировать и код, и тестовый стенд без ошибок. Вот код: module AriLogCal( input logic [3:0] OpA, OpB, //Operands A and B. The two...

Предположим, что у меня есть шина B. Я хочу создать новую шину C, сигналы которой задерживаются на величину, пропорциональную их индексу, если соответствующий индекс B равен 1. Позвольте мне объяснить это на примере, допустим, моя исходная шина B...

Я собираюсь разработать преобразователь последовательного интерфейса в параллельный в Verilog, который преобразует последовательный вход с быстрым тактовым сигналом в параллельный вход с более медленным тактовым сигналом. Я пробовал следующий код,...

Я работаю над плагином GCC для вставки пользовательских инструкций по сборке в определенные позиции каждой функции, например. в самом начале или прямо перед операторами return. Плагин зарегистрирован для выполнения во время проходов RTL и в...

Я пишу ALU для процессора, который я разрабатываю (первый проект RTL), и я получаю вывод с высоким импедансом на ALU_out при запуске своего тестового стенда, хотя флаги устанавливаются и выводятся правильно. module alu( input clk,...

** я пытаюсь установить rtlcss с помощью команды npm npm install -g rtlcss , и я все еще получаю эту ошибку: npm WARN rtlcss@requires peer of postcss@^8.2.4 но ни один из них не установлен, может ли кто-нибудь помочь мне установить его, мне нужно...

Предположим, что у меня есть два логических вектора: logic [4:0] a; logic [4:0] b; которые содержат 2 дополнительные значения. Я хочу выполнить вычитание и расширить результат на 1 бит. Например, предположим, что я хочу вычислить -12 - 13 и...