Мой вопрос заключается в том, создает ли одновременная выборка точки покрытия несколькими потоками (после переопределения встроенного метода выборки) какие-либо побочные эффекты. Более подробно рассмотрим следующий код: covergroup p_cg with...

Тестируемый проект написан на VHDL и использует такие неограниченные записи для своих портов: type forward_stream is record data : std_ulogic_vector; -- further members ... end record; Эти порты теперь должны запускаться из...

Я хочу убедиться, что если событие происходит, то в «num_ticks» в прошлом должен был быть подан какой-то сигнал. В качестве примера я написал следующее свойство: property test_past; @(posedge clk) $rose(gnt) |-> $past(req, num_ticks);...

Пожалуйста, взгляните на следующий код, особенно на 3 строки комментариев в конце. Я смоделировал это с помощью Questasim 10.6c: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity alias_extname_driving_signal is port(...

Привет, я разрабатываю 32-битный микроконтроллер ISA RISCV, и я организовал ПЗУ в массивы по 8 бит (1 байт), тогда выходная ширина составляет 32 бита. Потому что мне это нужно. rom.txt: (каждая строка - инструкция) 00000011 00100000 00000111...

Я хотел бы запустить симуляцию RTL с единичной задержкой, используя Questasim 10.1. Я посмотрел, как скомпилировать дизайн, и вижу, что есть вариант +delay_mode_unit для компиляции verilog файлов. Мой дизайн vhdl . Есть ли вариант такой...