Вопросы по теме 'quartus'

Невозможно разрешить несколько постоянных драйверов — два триггера должны изменить один и тот же вектор
Я знаю, что означает ошибка и почему это плохо, но не могу понять, как это сделать по-другому. Не удается разрешить несколько постоянных драйверов для сети "snake[17]" в змее_драйвере. (и другие такие же) Назначение состоит в том, что у...
568 просмотров
fpga vhdl intel-fpga quartus
schedule 21.07.2022
Поддерживает ли Quartus II line.all?
Я реализовал некоторый код VHDL для экспорта кодировок состояний FSM во время компиляции, которые могут быть прочитаны Xilinx ChipScope. Эта функциональность протестирована с Xilinx ISE 14.7, iSim 14.7 и QuestaSim 10.2c от Mentor Graphic. Мой проект...
446 просмотров
xilinx vhdl intel-fpga quartus
schedule 21.05.2023
Ошибка (10028): не удается разрешить несколько постоянных драйверов для net sda на I2C_com.vhd (185)
Я пытаюсь установить собственное соединение I2C, и у меня проблема с несколькими драйверами, это не значит, что я их не понимаю, я просто не вижу их (я все еще новичок в vhdl), поэтому, пожалуйста, просто возьмите посмотри на мой код и скажи mi,...
4714 просмотров
fpga vhdl quartus
schedule 14.04.2022
Как сгенерировать файлы .rbf в Altera Quartus?
Что такое файлы .rbf и как их сгенерировать из выходного файла Quartus .sof в Windows?
13741 просмотров
fpga intel-fpga quartus
schedule 21.05.2022
Параметризованные функции SystemVerilog в Quartus II
У меня есть следующий код, файл c.sv : virtual class C#(parameter W = 32); // line #2 where error message points static function logic [W-1 : 0] f(input logic [W-1 : 0] in); return ~in; endfunction endclass Затем я вызываю...
1078 просмотров
quartus system-verilog
schedule 18.07.2022
как вызвать терминал vim под Quartus II?
В программном обеспечении Altera Quartus ii 15.0 вкладка Инструменты->Параметры->Предпочитаемый текстовый редактор используется для изменения редактора при открытии файла. Есть опция для vim, и командная строка выглядит так: "<<browse to...
845 просмотров
bash linux vim quartus konsole
schedule 30.10.2022
Порты Verilog в цикле генерации
По причинам, которых нельзя избежать (требования Qsys), у меня есть несколько модулей Verilog, которые в конечном итоге имеют много портов, с которыми было бы намного проще работать, если бы они были упакованы. Чтобы попытаться объяснить, что я имею...
1678 просмотров
verilog quartus qsys
schedule 23.02.2023
quarts II - ошибка Qsys PLL в modsim
Привет, я пытаюсь использовать Qsys для создания PLL. PLL предназначен для использования с последовательным интерфейсом на FPGA. Когда я запускаю Modsim для имитации. Я не получаю выход от PLL. Изучив немного больше, я попытался загрузить только...
225 просмотров
vhdl quartus qsys
schedule 07.12.2022
Изменение общего значения в Quartus не влияет на результат компиляции
У меня проблема с дженериками в Quartus. Они работают, но если я объявлю, скажем, n = 10 , а позже изменю его на n = 100 , результаты компиляции и моделирования НЕ изменятся. Как если бы общее значение по-прежнему было n = 10 . Я попытался...
250 просмотров
fpga vhdl quartus
schedule 04.11.2022
Заявление VHDL IF в заявлении о случае
Как вы можете себе представить, увидев мой код прямо здесь, я новичок в VHDL, поэтому мне действительно интересно, почему это не работает, так как кажется, что это логически должно работать. На самом деле часть, которая ведет себя не так, как мне...
3526 просмотров
fpga case-statement vhdl intel-fpga quartus
schedule 13.08.2022
8-битный умножитель массива VHDL (неправильный вывод)
Я пытаюсь создать 8-битный множитель массива в VHDL, для этого я использую стандартную архитектуру множителя массива, у меня есть файл BDF, получающий A (множитель) и B (множитель), и в этом файле BDF есть блок с именем «сумматор», который суммирует...
4668 просмотров
arrays vhdl quartus
schedule 15.09.2022
Преобразование целого числа в беззнаковое происходит неправильно VHDL quartus
У меня проблема с ошибкой вывода в форме волны, в основном мой код работает как счетчик, когда у меня есть сигнал нагрузки, равный «1», счетчик увеличивается, если сигнал нагрузки равен «0», счетчик не считает. У меня есть сигнал очистки, чтобы...
273 просмотров
integer waveform vhdl unsigned quartus
schedule 22.12.2022
Я хочу использовать оперативную память в своем ПЛИС Altera DE1-SOC, правильно ли я выбрал путь?
Поэтому я создал этот модуль, который должен представлять собой оперативную память, в которой я сохраняю некоторые данные в соответствии с результатами в моем верхнем модуле. module RAM_OUT (pix_val, w_mem_out, set_ram); input [2:0] w_mem_out;...
1842 просмотров
ram fpga verilog quartus synthesis
schedule 13.07.2022
VHDL: для цикла индексная арифметика не работает
Я пытаюсь настроить простой сверточный процессор грубой силы с моей платой DE0 Nano Altera FPGA. Вот как выглядит мой код: LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.numeric_bit.all; ENTITY Convolution IS PORT( clock : IN...
1536 просмотров
fpga vhdl quartus modelsim
schedule 17.04.2022
Невозможно создать .svf в Quartus Prime lite
У меня очень простой проект, который содержит всего один файл, он полностью соответствует требованиям. Для программирования устройства мне нужен файл, но в программаторе опция «Создать файл JAM, JBC, SVF или ISC ...» неактивна, поэтому я не могу ее...
341 просмотров
fpga intel-fpga quartus
schedule 06.04.2022
Напишите код Verilog, который имеет вывод только при включении
Я создаю файл регистров, который имеет 4 пустых 4-битных регистра, и с каждым тактовым циклом регистр получает значение, вставленное в него, а затем это значение отображается с использованием 7-сегментного декодера. Если регистр пуст, отображения не...
712 просмотров
verilog seven-segment-display quartus
schedule 24.12.2023
Сделать арифметико-логическое устройство в vhdl
Мне нужно сделать арифметико-логическое устройство на VHDL для pic16f684. Итак, инструкции для ALU можно найти в даташите на pic16f684. Инструкции, которые мне нужно сделать, следующие: Это инструкции Это мой код до сих пор, но я получаю,...
932 просмотров
vhdl alu quartus
schedule 25.12.2022
Ошибка Quartus II (18994): схема конфигурации пассивного последовательного порта недействительна для устройства
Я пытаюсь синтезировать дизайн System Verilog RTL с устройством Stratix 10 с использованием quartus II v.17, но продолжаю получать следующую ошибку. Информация (12627): Контакт ~ ALTERA_MSEL0 ~ зарезервирован в ячейке AY8 Информация (12627):...
201 просмотров
quartus
schedule 06.11.2022
VHDL, как создать несколько объектов триггера для использования BIT_VECTOR в качестве D-входа
Я пытаюсь использовать функцию генерации, чтобы использовать несколько триггеров в качестве регистра. У меня есть битовый вектор сигнала, который я хотел бы, чтобы каждый бит был входом D в его эквивалентный триггер, но после компиляции я получаю...
1574 просмотров
entity flip-flop vhdl quartus
schedule 30.03.2022
Сигналы System Verilog Testbench нет данных
Я пытаюсь разработать код, который действует как логический калькулятор; Мне удалось скомпилировать и код, и тестовый стенд без ошибок. Вот код: module AriLogCal( input logic [3:0] OpA, OpB, //Operands A and B. The two...
725 просмотров
simulation quartus system-verilog register-transfer-level
schedule 07.04.2023