По причинам, которых нельзя избежать (требования Qsys), у меня есть несколько модулей Verilog, которые в конечном итоге имеют много портов, с которыми было бы намного проще работать, если бы они были упакованы. Чтобы попытаться объяснить, что я имею...

Привет, я пытаюсь использовать Qsys для создания PLL. PLL предназначен для использования с последовательным интерфейсом на FPGA. Когда я запускаю Modsim для имитации. Я не получаю выход от PLL. Изучив немного больше, я попытался загрузить только...