Вопросы по теме 'modelsim'

VHDL assert: установить категорию для средства просмотра сообщений modelsim
Когда я пишу утверждения в vhdl, они отображаются в ModelSim в средстве просмотра сообщений с категорией «Разное». Есть ли способ установить категорию утверждения, чтобы они сортировались, как показано на следующем рисунке (рис. 2-85), где...
817 просмотров
vhdl modelsim
schedule 13.01.2023
Автоматический флаг для директивы компилятора на основе синтеза / моделирования для xilinx / modelsim?
У меня есть большой проект Verilog, который я синтезирую на xilinx fpga и моделирую в modelsim. Есть несколько модулей, в которых я хотел бы смоделировать одну версию указанного модуля и синтезировать другую. Например, у меня есть параметризованный...
5055 просмотров
xilinx simulation fpga verilog modelsim
schedule 03.03.2022
Генерировать блок не присваивает проводу никаких значений
Я новичок в verilog и пытаюсь написать определенный множитель, но когда я запускаю свой тестовый стенд, он мало что показывает. Похоже, что блок генерации не присваивает партиалам никаких значений. Вот экран: И код: Изменены имена в...
875 просмотров
verilog modelsim
schedule 16.05.2023
Как автоматически моделировать объект VHDL верхнего уровня с помощью ModelSim?
При вызове команды vsim как заставить ModelSim автоматически использовать объект (или объекты) VHDL верхнего уровня? Я пишу общий скрипт для запуска моделирования VHDL. В настоящее время я делаю следующее для компиляции и моделирования: vcom...
3496 просмотров
vhdl modelsim
schedule 28.10.2022
Неправильная симуляция 16-битного процессора LC-3 в Verilog
Я работаю над проектированием процессора LC-3 (маленький компьютер). Я разработал блок ПК, блок управления (как конечный автомат), память инструкций, блок ALU и память данных в модулях. Существует также блок Register File, который работает как...
348 просмотров
verilog modelsim lc3
schedule 09.03.2023
Компилятор ModelSim отличается от Quartus
Я использовал ModelSim для моделирования в эти дни, и у меня возникла проблема, а именно: И это был кусок кода Verilog, подобный этому: if (cnt == `END_CNT) ... reg [7:0] cnt; always @(posedge clk) if (en) cnt <= cnt +1; ......
801 просмотров
variables verilog definition modelsim
schedule 08.02.2023
Проблемы преобразования поведения в структурные VHDL
Я разработал тест на простоту для алгоритма Рабина Миллера в поведенческом типе. Я использовал функции для создания своих модулей. К сожалению, когда я попытался синтезировать его своим Altera Kit через Quartus, я понял, что функция не...
676 просмотров
hdl vhdl intel-fpga modelsim
schedule 10.12.2022
Verilog-A и Verilog; Они одинаковы?
Verilog-A - это то же самое, что Verilog? Есть ли компилятор для тестирования Verilog-A? Потому что, когда я просто вставляю исходный код Verilog-A в ModelSim, всегда возникают ошибки, которые невозможно удалить. Может ли ModelSim запускать...
3503 просмотров
verilog modelsim
schedule 13.12.2022
Вызов команд ModelSim из SystemVerilog
Есть ли способ вызвать команду ModelSim (например, force -freeze ) из SystemVerilog?
834 просмотров
system-verilog modelsim
schedule 30.09.2022
Как я могу заставить Modelsim предупреждать меня о сигнале «X»?
Я работаю над большим дизайном, используя Modelsim. Я читал о том, как работает симуляция modelim. Мне интересно, есть ли способ, когда modelim оценивает сигнал на этапе моделирования и обнаруживает, что это красный сигнал, то есть «X», чтобы...
544 просмотров
modelsim
schedule 21.02.2023
FPGA spartan 3 - X mod 3 внутри комбинаторного процесса без часов
Я работаю над проектом, одна часть которого вращается вокруг поиска X mod 3 с помощью FPGA spartan 3 (Xilinx) внутри комбинаторного процесса. на самом деле в этом проекте есть несколько других модулей, которые являются последовательными перед этим...
195 просмотров
fpga vhdl xilinx-ise modelsim
schedule 21.07.2023
Языковая ошибка Verilog (modelsim) при компиляции
привет, я получаю ошибку «Не могу определить язык C:/Modeltech_pe_edu_10.3c/examples», когда пытаюсь скомпилировать этот код Verilog. Мне это кажется довольно упрощенным. Делаю что-то не так? Любые предложения будут полезны. Мне не нравится...
1060 просмотров
compiler-errors verilog modelsim
schedule 17.06.2023
Использование файлов .do с ModelSim (10.3a)
Вот (краткий) контекст моего вопроса: Я работаю в VHDL (с Microsemi's Design Suite, Libero) и использую ModelSim для имитации своей работы. Для этого я использую классический VDHL TestBench и, для экономии времени, макрофайл .do . Этот...
12109 просмотров
macros vhdl modelsim
schedule 30.05.2022
фатальная ошибка в симуляции vhdl
это мой код в vhdl library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use ieee.std_logic_arith.all; use ieee.numeric_std.all; USE IEEE.STD_LOGIC_TEXTIO.ALL; USE STD.TEXTIO.ALL; entity inst_mem is port( load:...
2753 просмотров
fatal-error vhdl modelsim
schedule 02.09.2023
Ошибка при загрузке design modelim PE student edition 10.4
Я создаю новый проект, который назвал альфа, затем создаю новый файл test.vhd. library ieee; use ieee.std_logic_1164.all; entity d_latch is port( data_in:in std_logic; data_out:out std_logic; enable:in std_logic); end d_latch; architecture beh...
11841 просмотров
vhdl modelsim
schedule 25.09.2022
Синтаксическая проблема с вложенным оператором if в VHDL
Modelsim говорит мне, что у моего вложенного оператора if есть проблема с синтаксисом, и я не могу определить, в чем проблема. Любая помощь будет здорово! when ZERO => if X_REG = '0' then zero_sig <= '1'; if...
783 просмотров
nested-if vhdl modelsim
schedule 15.09.2022
Ошибка цепи счетчика VHDL
В рамках группового проекта я должен построить схему счетчика для схемы, которая должна доставлять полезную нагрузку имен каждого из членов группы в коде ASCII. Мне поручено построить схему счетчика для принимающей стороны схемы. Для этого я...
272 просмотров
counter vhdl modelsim bits
schedule 16.06.2023
Как объявить динамические массивы в системе Verilog
Я пытаюсь объявить динамический массив в исходном коде SystemVerilog, но получаю сообщение об ошибке: Динамический диапазон разрешен только в SystemVerilog. Я использую инструмент ModelSim. Кусок кода такой: module sv1; reg [7:0]...
726 просмотров
system-verilog modelsim
schedule 01.07.2023
Почему я не могу вызвать функцию в объявлении константы, которая определена в том же пакете в ModelSim?
У меня есть пакет VHDL, который определяет функцию (упреждающее объявление) и константу. Значение константы вычисляется той функцией, тело которой находится в теле пакета. На данный момент ModelSim/QuestaSim — единственный инструмент, которому не...
1958 просмотров
vhdl modelsim
schedule 16.07.2023
tf_nodeinfo объявлен IEEE устаревшим
Я хотел бы использовать подпрограммы PLI, которые были разработаны много лет назад с использованием PLI 1.0. Раньше работало нормально. Но когда я попытался запустить с помощью более новой версии симулятора ModelSim Verilog, я получил следующее...
120 просмотров
verilog ieee modelsim
schedule 12.06.2023