есть ли где-нибудь инструмент или скрипт, который позволяет мне анализировать файлы Verilog для получения имен входов и выходов модуля? Я пытался посмотреть на iverilog и yosys, но у них, похоже, нет этой функции. Я могу написать свой собственный,...

В моем проекте требуется несколько мультиплексоров, все они имеют два входа, и большинство из них имеют разрядность 32 бита. Я начал с разработки 32-битного мультиплексора 2:1. Теперь мне нужен 5-битный мультиплексор 2:1, и я хочу повторно...

Мне нужно изменить этот кольцевой счетчик, чтобы он переходил от самого старшего бита к наименее значимому, а затем сбрасывался обратно к самому значимому биту. Вывод должен выглядеть так: 100000 010000 001000 000100 000010 000001 100000...

Я использую v10 Icarus Verilog, Windows 8.1, и у меня возникают проблемы с компиляцией одномерных массивов, например: localparam [15:0] A[0:5] = { 0, 10920, 21840, 32760, 43680, 54600 }; или 2D-массив, например:...

Я знаю базовую команду `include" filename.v ". Но я пытаюсь включить модуль, который находится в другой папке. Теперь этот модуль дополнительно включает в себя другие модули, находящиеся в той же папке. Но когда я пытаюсь запустить модуль на самом...

Я моделирую свой дизайн verilog с помощью iverilog и выгружаю вывод в файл fst. Затем я использую gtkwave для просмотра сигнала. gtkwave позволяет мне добавлять несколько маркеров. Как мне тогда измерить дельту между любыми двумя маркерами. Я...

Если оператор IF в Verilog имеет недопустимое значение в условии, оценивается только ветвь else. (В симуляции.) Например, ниже в модуле SimpleIfStatement2b, если a = 1'bx: b=0'b1 Я искал в стандарте Vegilog-2005 такое поведение и не нашел....

Я пишу модуль Verilog для моего класса CompSci, и этот модуль, в частности, является модулем памяти данных. Структурно и аналитически я смотрю на это, и оно должно работать на основе других файлов, которые у меня есть, но я не уверен, почему именно...

Мой код: module circuilar_fifo; localparam B=3,W=2; input wire clk,reset,wr,rd; input wire [B-1:0] wr_data; output wire [B-1:0] rd_data; output wire full,empty; Разве это не один из правильных методов объявления входных выходов? Но почему...

это код и не могу распознать ошибку он показывает new_content как ошибку. Я изменил его имя, но ошибка также показывает мне кажется это логическая ошибка module IF_ID(new_content, instruction, newPC, clk, pwrite1); input...

Я изучаю SystemVerilog для университета. Я установил расширения в Visual Studio Code для подсветки синтаксиса: SystemVerilog, Verilog-HDL / SystemVerilog / Bluespec SystemVerilog (названия расширений). Я установил компилятор Icarus Verilog и вставил...