Вопросы по теме 'hdl'

Как мне создать список соединений между блоками VHDL?
Я хочу создать список всех сигнальных соединений между блоками VHDL высокого уровня в файле VHDL. Например, это то, что делает программа просмотра RTL Quartus, но в графическом виде. Я хочу, чтобы мои результаты были текстовыми, а не...
342 просмотров
hdl vhdl
schedule 05.07.2022
Универсальный арифметический сдвиг вправо в VHDL
Я разрабатываю универсальный арифметический оператор сдвига. Есть ли лучший способ добиться этого, кроме использования 32-битного мультиплексора (декодера) способом, представленным ниже? ENTITY isra IS PORT ( clk: in std_logic; rst: in...
4743 просмотров
fpga hdl vhdl circuit
schedule 12.06.2024
Синтаксическая ошибка в VHDL
Я пытаюсь реализовать однобитовый счетчик, используя структурный VHDL и компоненты. Я получаю синтаксическую ошибку при попытке сделать карту портов. Ошибка: «Ошибка (10028): не удается разрешить несколько постоянных драйверов для сети «P» в...
2548 просмотров
syntax counter hdl vhdl
schedule 20.05.2023
Каковы передовые методы оптимизации пропускной способности конвейера для реализаций fpga?
Как, например, наилучшим образом использовать retiming и/или c-slow, чтобы максимально использовать данный конвейер. При восстановлении синхронизации некоторые модули получают лучшие результаты, помещая сдвиговые регистры на входы (прямая...
1857 просмотров
fpga verilog hdl vhdl system-verilog
schedule 21.08.2022
Ошибка SystemC при использовании Visual C++ 2008
Я использую systemC с Visual C++ 2008. Я написал простую программу hello world. Однако я неоднократно получаю эту ошибку: предупреждение C4996: 'sprintf': эта функция или переменная могут быть небезопасными. Почему это происходит? Буду...
345 просмотров
c++ hdl vhdl secure-coding systemc
schedule 28.03.2023
Как сломать постоянный блок в Verilog?
Я пытаюсь смоделировать простой процессор MIPS, используя код поведения в Verilog. Я закончил писать код, но подошёл к последнему шагу, где я хочу сломать блок always после выполнения инструкций MIPS. Вот мой код: module MIPS_Processor(output...
16892 просмотров
loops verilog hdl mips hardware
schedule 16.01.2023
Почему неблокирующие назначения не разрешены в функциях Verilog?
Я читал, что использование неблокирующих присваиваний запрещено в функциях Verilog. Может ли кто-нибудь предложить правдоподобное объяснение этому?
3238 просмотров
verilog hdl system-verilog
schedule 03.04.2023
Неожиданное поведение реализации счетчика Verilog
Счетчик сделал на верилоге и реализовал аппаратно. Но я не могу объяснить поведение Код: module clock_test(clk_in,led,rst); input wire clk_in; input wire rst; output wire [7:0] led; reg [23:0] counter = 24'b0; assign led = counter[23:16];...
555 просмотров
counter verilog hdl
schedule 04.05.2023
Почему выходные данные этого генератора псевдослучайных чисел (LFSR) такие предсказуемые?
Недавно я спросил здесь, как аппаратно генерировать случайные числа, и мне сказали использовать LFSR. Это будет случайным образом, но начнет повторяться после определенного значения. Проблема в том, что генерируемые случайные числа настолько...
2098 просмотров
fpga verilog hdl hardware
schedule 03.02.2023
Семисегментное мультиплексирование на Basys2
это мой первый пост, поэтому я надеюсь, что делаю это правильно. Я пытаюсь вывести «4 3 2 1» на четырехзначный семисегментный дисплей на плате BASYS2. Я проверил, чтобы убедиться, что 0 включает сигнал и правильно ли сопоставлены порты. Я считаю,...
17432 просмотров
fpga verilog hdl multiplexing synthesis
schedule 21.10.2022
VHDL: Правильная синхронизация другого компонента относительно настройки
Я работаю над проектом FPGA на VHDL. Мне нужно копировать 16-битный регистр сдвига в FIFO каждый раз, когда он заполняется (например, после того, как 16 новых бит данных были введены в сдвиговый регистр, я хочу взять вновь сформированное 16-битное...
372 просмотров
fpga hdl hardware vhdl
schedule 11.06.2022
Назначьте vec портам UInt
если у меня есть порт io, который равен io.myoutput = UInt (width = 840) Тогда у меня есть val a = vec.fill (140) {UInt (width = 6)} Как мне назначить весь vec на выходной порт? Я пробовал цикл с for (i = 0 until 140){...
305 просмотров
scala hdl chisel
schedule 12.08.2022
непрерывное усреднение с использованием VHDL
У меня вопрос, связанный с программированием VHDL. Я хочу рассчитать непрерывное среднее значение. Мой пример кода: process (clk, reset) begin if (reset = '1') then state<=idle; out-val=0; elsif(rising_edge(clk))...
1458 просмотров
moving-average hdl vhdl
schedule 24.09.2022
усреднение 12-битных значений АЦП с использованием VHDL
У меня вопрос, связанный с непрерывным усреднением значения АЦП. Подход, который я использовал, заключается в непрерывном усреднении примеров из 256 образцов. Значение «adc_a_out» (показанное в приведенном ниже коде), которое я получаю в своем...
9349 просмотров
xilinx fpga hdl vhdl
schedule 12.11.2022
Разница между if(rdy) и if(rdy == 1)?
Есть ли разница между ними? Я только что изменил if(rdy) на if(rdy == 1) в каком-то коде для проекта, и внезапно вывод ведет себя совершенно по-другому. Предполагается, что rdy является 1-битным типом данных reg в Verilog.
194 просмотров
syntax verilog hdl
schedule 25.04.2022
HTTP-запрос в Verilog HDL
Я хочу отправить HTTP-запрос с помощью Verilog HDL, используя Altera D2-115. Я внедряю систему безопасности с использованием детекторов дыма и ИК-прерывателей, в случае тревоги система должна отправить HTTP-запрос для отправки электронной почты.
480 просмотров
verilog hdl intel-fpga
schedule 31.07.2022
Утверждение не выполняется, несмотря на истинность равенства
Я получаю причудливую ошибку утверждения. Это не удается, хотя равенство верно, как показано в сообщениях об ошибках. Я делаю простую сумму 4 входов модуля u2 и подтверждаю, что сумма равна сумме двух выходов. property CSA_add; @(posedge...
256 просмотров
assertion verilog hdl system-verilog system-verilog-assertions
schedule 08.01.2024
Проблемы преобразования поведения в структурные VHDL
Я разработал тест на простоту для алгоритма Рабина Миллера в поведенческом типе. Я использовал функции для создания своих модулей. К сожалению, когда я попытался синтезировать его своим Altera Kit через Quartus, я понял, что функция не...
676 просмотров
hdl vhdl intel-fpga modelsim
schedule 10.12.2022
Планирование оценочных событий - стратифицированная очередь событий Verilog
Я пытаюсь реализовать простой симулятор Verilog на основе событий на Python, но мне действительно трудно найти некоторые детали в спецификации (раздел 11 IEEE 1364-2005). Скажем, я только что выполнил событие обновления на clk , которое теперь...
1151 просмотров
python fpga verilog hdl
schedule 17.04.2022
Аппаратная генерация нескольких независимых псевдослучайных чисел (Verilog или VHDL)
Мне нужны псевдослучайные числа, сгенерированные для оборудования (либо на VHDL, либо на Verilog), которые соответствуют следующим критериям. - Каждое число является 1-битным (не обязательно, но это еще больше усложнит ситуацию) - N псевдо случайные...
485 просмотров
random algorithm unique hdl hardware
schedule 03.03.2023