Публикации по теме 'fpga'


Хроники MicroZed: Контроллер DisplayPort — Часть вторая
В блоге прошлой недели мы настроили систему обработки (PS) и программируемую логику (PL), чтобы иметь возможность выводить живое видео с помощью контроллера DisplayPort. В этом блоге мы собираемся создать ПО, необходимое для вывода на экран тестового шаблона, сгенерированного в ЯП. Первое, что нам нужно сделать после того, как Vivado HW станет доступным, — это экспортировать аппаратное обеспечение SDK и открыть SDK. Это приведет к описанию HW и позволит нам создать новое приложение..

Вопросы по теме 'fpga'

Модуль TAP (Test Anything Protocol) для Verilog или SystemVerilog
Существует ли реализация TAP ( Test Anything Protocol ) для Verilog? Было бы неплохо, потому что тогда я мог бы использовать proof для автоматической проверки результатов. Обновление: 9.10.09: Был задан вопрос, почему бы не использовать...
677 просмотров
tap fpga verilog system-verilog asic
schedule 24.02.2023
Ошибка добавления std_logic_vectors
Я хочу иметь простой модуль, который добавляет два std_logic_vectors. Однако при использовании приведенного ниже кода с оператором + он не синтезируется. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; entity add_module...
65186 просмотров
fpga vhdl
schedule 14.04.2024
Универсальный арифметический сдвиг вправо в VHDL
Я разрабатываю универсальный арифметический оператор сдвига. Есть ли лучший способ добиться этого, кроме использования 32-битного мультиплексора (декодера) способом, представленным ниже? ENTITY isra IS PORT ( clk: in std_logic; rst: in...
4743 просмотров
fpga hdl vhdl circuit
schedule 12.06.2024
Какие ПЛИС (программируемые вентильные матрицы) можно купить для экспериментов дома?
Что такое FPGA и где я могу его купить? Сколько они стоят? Какая система вам нужна, чтобы экспериментировать с ними? Как их запрограммировать? Можете ли вы «загрузить», если это правильный термин, FPGA с помощью обычного Mac? Они очень...
13640 просмотров
fpga
schedule 27.07.2023
Каковы передовые методы оптимизации пропускной способности конвейера для реализаций fpga?
Как, например, наилучшим образом использовать retiming и/или c-slow, чтобы максимально использовать данный конвейер. При восстановлении синхронизации некоторые модули получают лучшие результаты, помещая сдвиговые регистры на входы (прямая...
1857 просмотров
fpga verilog hdl vhdl system-verilog
schedule 21.08.2022
Демодуляция DBPSK в Simulink с использованием набора блоков Xilinx
Я пытаюсь создать демодулятор DBPSK, используя набор блоков Simulink и Xilinx. Я рассчитываю разность фаз последовательных образцов следующим образом: Итак, теперь мне нужно сопоставить эту разность фаз с символом 0 или 1 в зависимости от того,...
981 просмотров
matlab xilinx fpga signal-processing simulink
schedule 24.12.2022
Как преобразовать тактовую частоту 24 МГц и 12 МГц в тактовую частоту 8 МГц с помощью VHDL?
Я пишу код с использованием VHDL для преобразования часов 24 МГц и 12 МГц в часы 8 МГц. Может ли кто-нибудь помочь мне в этом кодировании? Заранее спасибо.
2300 просмотров
fpga vhdl
schedule 11.05.2022
Вложенные операторы if (rise_edge (clk)) в VHDL
поэтому я наткнулся на старый код, который мне нужно воспроизвести, но он не будет компилироваться с новым компилятором Xilinx, поэтому мне нужно точно выяснить, что он делает. У меня примерно так: if rising_edge(clk) then —do some things...
6682 просмотров
xilinx fpga clock vhdl
schedule 06.06.2024
Целочисленное преобразование в двоичное в Simulink
Это может показаться повторением моего предыдущего вопроса. Но я думаю, что это не так. Я ищу метод для преобразования сигнала в десятичном формате в двоичный формат. Я намерен использовать блоки Simulink в библиотеке Xilinx для преобразования...
2324 просмотров
xilinx fpga simulink system-generator
schedule 19.01.2023
Приблизительный пример
Я хотел бы аппроксимировать функцию e x . Можно ли сделать это, используя подход на основе нескольких сплайнов? то есть между x 1 и x 2 , тогда y 1 = a 1 x + b 1 , между x 2 и x 3 , тогда y 2 = a 2 x + b 2...
27741 просмотров
optimization math fpga
schedule 23.06.2023
Параллельная обработка на ПЛИС. С чего начать?
У меня есть задача с интенсивными вычислениями, для реализации которой я использовал CUDA, и теперь я хочу сделать ее еще быстрее с помощью FPGA (если возможно). Система, которую я хочу реализовать, представляет собой серию вычислений, каждое из...
7863 просмотров
parallel-processing fpga
schedule 09.05.2024
24-битный конечный автомат счетчика
Я пытаюсь создать счетчик в verilog, который подсчитывает, сколько тактов было, и после десяти миллионов он сбрасывается и запускается снова. Я создал 24-битный модуль сумматора вместе с другим модулем, содержащим 24 D-триггера, для хранения...
6086 просмотров
fpga verilog
schedule 30.03.2022
Как я могу рассчитать задержку распространения через серию комбинационных схем с использованием Verilog и FPGA?
Я новичок в FPGA и HDL, но я пытаюсь учиться и не могу понять это. Как я могу рассчитать или оценить задержку распространения через несколько уровней комбинированной логики. Могу ли я определить это только эмпирически или я могу понять это во время...
14161 просмотров
fpga verilog
schedule 08.12.2022
Linux не может обнаружить Altera FPGA
Ну, у меня есть Altera FPGA и USB-бластер. Я скачал quartus, но он не определяет FPGA, я попробовал с urjtag, и он отлично работает. Я попытался запустить его с помощью sudo, но снова то же самое. Помогите, пожалуйста
1640 просмотров
linux fpga usb jtag intel-fpga
schedule 22.04.2023
Разница между сравнением и добавлением
Является ли операция сложения (+) более сложной, чем операция сравнения (>), как в целых числах, так и в арифметике с плавающей запятой? Буду признателен за ответ в контексте как микропроцессорных, так и FPGA-систем. Моя мысль: я думаю, что...
267 просмотров
fpga
schedule 22.06.2022
Как настроить Eclipse для проектирования FPGA в VHDL и Verilog)?
Я новичок в Eclipse, я использовал его для разработки ПО и в среде Altra для процессора Nios. Но теперь у меня есть довольно большой проект, которым я должен управлять, и я хотел бы использовать Eclipse, чтобы иметь все файлы в системе, чтобы...
15525 просмотров
eclipse fpga verilog eclipse-plugin vhdl
schedule 20.10.2022
Системная консоль через JTAG не может выполнить master_write_32 — нельзя ли это сделать, пока работает цель?
У меня был простой контроллер, написанный на Verilog, который конфигурировал Altera TSE MAC. До этого момента все было довольно просто. Однако, что я хотел сделать дальше, так это установить множество настроек Marvel PHY, а также продолжать...
2246 просмотров
embedded fpga jtag intel-fpga system-console
schedule 02.07.2023
Импорт микроблейза в sysgen
Я разработал некоторую логику в matlab/simulink, и теперь я хочу импортировать туда microblaze, который будет обрабатывать связь через последовательный порт, а также будет устанавливать некоторые параметры внутри логики через блоки регистров. Я...
306 просмотров
fpga
schedule 21.03.2022
Предпочтительная иерархия реализации HDL для SoC
Скажем, вы реализуете простую SoC с процессором, оперативной памятью, ПЗУ и MMU для отображения оперативной памяти и ПЗУ в адресное пространство процессора. При создании экземпляров различных компонентов было бы более целесообразно: ram и rom...
210 просмотров
architecture fpga verilog vhdl system-on-chip
schedule 07.10.2022
Лучшая платформа для преобразования программного обеспечения в VHDL / Verilog для FPGA
Я подумываю о разработке на FPGA, но мне было бы проще написать код на Python или Scala и преобразовать его в VHDL или Verilog. Я хочу, чтобы к устройству было подключено много датчиков, и по мере поступления данных расчеты выполняются очень...
4428 просмотров
python scala fpga vhdl myhdl
schedule 28.04.2023