Вопросы по теме 'flip-flop'
вопрос о триггере / счетчике чтения
Чтение этого Perl: извлечение строк от 1 до n (Windows) Я не понял, что такое триггер-оператор / счетчик чтения.
perl -nE 'say $c if $c=1..3' my_file
1
2
3E0
Может ли кто-нибудь более подробно объяснить мне, откуда этот...
471 просмотров
schedule
19.04.2022
мои шлепки JK всегда возвращают X
Я хочу написать флип-флоп JK. Я написал его, но когда я его запускаю, он всегда возвращает x. Он должен выглядеть так: pic и тестовый модуль только для тестирование
`timescale 1ns / 100ps
module flipflopJK(input j , k , r , s , clk , output q...
182 просмотров
schedule
07.07.2022
Стенд для тестирования T-триггера с использованием D-триггера в VHDL
У меня есть коды VHDL, как у D-триггера, и T-триггера, который использует его структурно: он состоит из DFF с входом D, T Xored с Q, часами. Но моя симуляция дает мне сигнал, который имеет на выходе только красную прямую линию «U». Я думаю, это...
8086 просмотров
schedule
13.06.2023
Verilog D-Flip-Flop не фиксируется после асинхронного сброса
У меня есть триггер с асинхронным сбросом и включением. Вот мой код:
module DFF_aSR(in, enable, clock, reset, out);
input in, enable, clock, reset;
output out;
reg out;
always @ (posedge clock or posedge reset) begin
if (reset) begin...
565 просмотров
schedule
29.05.2022
Асинхронный синтез D FlipFlop
module dff_async(clk,r1,r2,dout);
input clk,r1,r2;
output reg dout;
always@(posedge clk or negedge r1)
begin
if(r2)
dout<=1'b1;
else
dout<=1'b0;
end
endmodule
Приведенный выше код не синтезируется и имеет...
163 просмотров
schedule
28.07.2022
VHDL, как создать несколько объектов триггера для использования BIT_VECTOR в качестве D-входа
Я пытаюсь использовать функцию генерации, чтобы использовать несколько триггеров в качестве регистра. У меня есть битовый вектор сигнала, который я хотел бы, чтобы каждый бит был входом D в его эквивалентный триггер, но после компиляции я получаю...
1574 просмотров
schedule
30.03.2022