Вопросы по теме 'cortex-a'
Кэш-порты L1 в процессорах ARM Cortex
Я провел некоторое исследование, но не смог найти много информации.
Я хотел бы знать, сколько портов L1 для чтения и записи L1 есть у встроенных процессоров ARM и какова их ширина. В частности, меня интересуют Cortex-A8, Cortex-A9 и Cortext-A15....
2712 просмотров
schedule
18.02.2022
Почему моя инструкция по SWI зависает? (BeagleBone Black, процессор ARM Cortex-A8)
Я начинаю писать игрушечную ОС для BeagleBone Black , в которой используется ARM Cortex-A8 на основе TI Sitara AM3359 SoC и загрузчика U-Boot. У меня есть простое автономное приложение hello world, записывающее в UART0, которое я пока могу...
2419 просмотров
schedule
27.10.2022
состояние TTBR0/1 по отношению к нескольким гостям в случае виртуализации в руке
TTBR0/1 — это регистры CP15, которые запрограммированы ОС PL1. Теперь, если PL1 OS1 программирует TTBR0, а затем на том же ядре запланирована PL1 OS2, увидит ли PL1 OS2 значение TTBR0/1, установив OS1
Я уверен, что здравомыслие каким-то образом...
121 просмотров
schedule
09.08.2022
PoU и PoC в операциях обслуживания кеша в руке
При чтении арки ARM. исх. руководство v7, я нашел две концепции; точка согласования (PoC) и точка объединения (PoU).
Для PoC это похоже на то, что все агенты (т.е. ядра ЦП) могут видеть одну и ту же копию памяти.
Для PoU это похоже на то, что...
3988 просмотров
schedule
19.06.2022
Инструкция STR и LDR в сборке ARM
Я пытаюсь перенести простую ОСРВ, написанную для arm926ejs, на ARM Cortex-A9. Ссылаясь на переключение контекста, я натолкнулся на следующие инструкции:
_userIntrStackPtr:
.word 0x0
STR sp,_userIntrStackPtr
LDR...
1648 просмотров
schedule
03.02.2024
Размер индексов дескриптора таблицы страниц MMU
Я пытаюсь настроить сопоставление виртуальных адресов с двумя уровнями косвенного обращения для 64-битной версии Cortex-A v8 в Baremetal. Уровень 2 таблицы страниц будет содержать дескрипторы таблиц, а уровень 3 таблицы страниц будет содержать записи...
847 просмотров
schedule
04.04.2023