Существует ли реализация TAP ( Test Anything Protocol ) для Verilog? Было бы неплохо, потому что тогда я мог бы использовать proof для автоматической проверки результатов. Обновление: 9.10.09: Был задан вопрос, почему бы не использовать...

Можно ли использовать специализированную интегральную схему (ASIC) для грубой силы хэшей MD5 и, таким образом, вернуть их к исходной форме? Я знаю, что может быть несколько столкновений, но если оставить это в стороне, возможно ли это? Идея меня...

Я хочу улучшить рабочую частоту моей конструкции. В регистре для временного анализа я наблюдал много задержек в комбинационных элементах. Это влияет на синхронизацию схемы, и наблюдаемый зазор составляет около -0,3 нс. Мне было интересно, могу ли я...

Я использовал для проверки модуля, состоящего из последовательного порта с набором регистров, с помощью динамических тестов. Один из тестов - это тест восстановления и сброса. Последовательность синхронизации: (i) записать случайные данные в регистр...

Что из этого мешает производительности моделирования в моем тестовом стенде и почему (Ищу ответ с точки зрения компилятора системного Verilog): task A; wait(dut_if.a==1); . . endtask ИЛИ task A; forever @(posedge clk) begin...

Если для данного процесса я объявляю переменную (скажем, 1-битную переменную, variable temp : std_logic; ), то могу ли я присвоить значение переменной, если данное условие возвращает true, т.е. if (xyz=1) then --Assuming that this condition...

Закончил создание дизайна в vhdl по алгоритму sha256. теперь я пытаюсь повысить уровень своего дизайна, понимая, как изменить код, чтобы получить более высокий результат мощности, производительности и площади. конечной целью игры является попытка...

Я новичок в разработке ASIC. У меня есть дизайн, например, с двумя входами a, b. Я использую следующий код для инициализации этих двух сигналов. Но компилятор дизайна выдает предупреждение о том, что регистр «а» является константой и будет удален....