Я хотел бы запустить симуляцию RTL с единичной задержкой, используя Questasim 10.1. Я посмотрел, как скомпилировать дизайн, и вижу, что есть вариант +delay_mode_unit для компиляции verilog файлов. Мой дизайн vhdl.
Есть ли вариант такой конструкции?
Ссылаясь на Руководство пользователя Modelsim 10.1c- Chapter 7, Cell Libraries, вы можете узнать, как Modelsim может поддерживать различные библиотеки ячеек Verilog ASIC и FPGA. Режим задержки устройства объясняется на следующей странице руководства.
Что касается VHDL, я не могу найти аналогичный раздел, где у Modelsim есть подтвержденная поддержка. Однако в разделе Chapter 14, VHDL VITAL SDF вы можете найти, как включить синхронизацию только для ячеек VITAL. Вы можете прочитать следующий раздел SDF to VHDL Generic Matching для получения дополнительной помощи.
Также взгляните на Chapter 6, VITAL Usage and Compliance о том, как сделать рабочую настройку для VHDL.
