Почему здесь отображается ошибка vivado 2017.4?

Мой код:

module circuilar_fifo;
localparam B=3,W=2;
input wire clk,reset,wr,rd;
input wire [B-1:0] wr_data;
output wire [B-1:0] rd_data;
output wire full,empty;

Разве это не один из правильных методов объявления входных выходов? Но почему веб-пакет Xilinx vivado 2017.4 показывает, что

порт rd_data не определен

Почему это так? Где я ошибся? Я мог бы разработать код в

module circular_fifo(
input wire [B-1:0] wr_data;
input wire clk,reset
............
 );

Но что не так в первом дизайне кодирования?


xilinx vivado verilog vlsi iverilog
person Prasanna Shanbhogue    schedule 04.05.2020    source источник
comment
Отвечает ли это на ваш вопрос? Почему в Verilog происходит следующая ошибка повторного объявления?   -  person Qiu    schedule 05.05.2020

Ответы (1)


arrow_upward
1
arrow_downward

В первом стиле заголовок модуля требует список имен портов, например:

module circular_fifo(clk, reset, wr, rd, rd_data, wr_data, full, empty);
person gatecat    schedule 04.05.2020