Привет, я разрабатываю 32-битный микроконтроллер ISA RISCV, и я организовал ПЗУ в массивы по 8 бит (1 байт), тогда выходная ширина составляет 32 бита. Потому что мне это нужно.
rom.txt: (каждая строка - инструкция)
00000011 00100000 00000111 10010011
00000001 01000000 00001000 00010011
00000001 00000111 10001000 10110011
00000001 00010001 00100000 00100011
00000000 00000001 00101001 00000011
00000001 00100001 00100100 00100011
00000000 10000001 00101001 10000011
01000001 00000111 10001010 00110011
11111100 11101000 00001010 10010011
11111101 01100000 00001110 11100011
RTL для ПЗУ:
module ROM(RADDRESS, DATA_OUT);
parameter WIDTH = 32; // out width
parameter SIZE = 128; // Total elements of 8 bytes
input [WIDTH-1:0] RADDRESS ;
output [WIDTH-1:0] DATA_OUT;
reg [7:0] MEMORY [SIZE-1:0];
initial // Read instructions
begin
$readmemb("rom.txt", MEMORY);
end
assign DATA_OUT = {MEMORY[RADDRESS], MEMORY[RADDRESS+1], MEMORY[RADDRESS+2], MEMORY[RADDRESS+3]}; // Big endian
endmodule
Когда я моделирую с помощью тестового стенда в Questasim / Modelsim, микроконтроллер работает нормально, и инструкции выполняются правильно.
Но в Quartus Prime, когда я компилирую, он просто компилируется нормально, а в отчете о компиляции я получаю всего 0 логических элементов и 0 регистров.
Конечно, у меня есть ОЗУ и другие компоненты внутри микроконтроллера, которые также используют регистры и логические ячейки.
Также у меня есть входные и выходные контакты для / от микроконтроллера. Модуль верхнего уровня иерархии имеет вывод и ввод.
Это похоже на то, что Quartus syntethizer просто не определяет мой RTL из-за моего ПЗУ.
