Как просмотреть результаты моделирования из Active-HDL в окне сигнала?

Я расширил свои сценарии тестового стенда поддержкой Active-HDL. Active-HDL ведет себя в основном как QuestaSim или ModelSim, даже аргументы командной строки похожи.

У меня установлены Active-HDL Student Edition и Active-HDL Lattice Edition от Lattice Diamond 3.7. В настоящее время я использую последний, потому что эта версия поставляется с полной средой vsimsa (автономный vsim).

Мои скрипты обрабатывают выбранный тестовый стенд в 3 этапа:

  1. Он создает все необходимые библиотеки VHDL с помощью vlib.exe (alib)
  2. Он компилирует все исходные файлы VHDL с помощью vcom.exe (acom)
  3. Он запускает vsimsa.exe командой TCL:
    asim -lib test arith_prng_tb; run -all; bye

Симуляция запускается и показывает хороший результат:

VHDL/Verilog/EDIF/SystemC Simulator 10.2.3312.5682.02
(c) 1997-2015 Aldec, Inc. All rights reserved.
VSIMSA: Configuration files: `D:\git\PoC\temp\activehdl\library.cfg', `D:\Lattice\diamond\3.7_x64\active-hdl\BIN\vsimsa.cfg'
 Welcome to VSIMSA!
 This message was printed from `startup.do' macro file.

asim -lib test arith_prng_tb; run -all; bye
VSIM: Selected architecture `tb' of entity `arith_prng_tb' from library `test'.
....
....
KERNEL: ASDB file was created in location D:\git\PoC\temp\activehdl\wave.asdb
========================================
POC TESTBENCH REPORT
========================================
Tests          2
 -1: Default test
  0: Test setup for BITS=8; SEED=0x12

Overall
  Assertions   256
    failed     0
  Processes    3
    active     0
  Runtime      2.6 us
========================================
SIMULATION RESULT = PASSED
========================================
Simulation has finished. There are no more test vectors to simulate.

Как видите, asim создает файл wave.asdb, который можно загрузить из графического интерфейса, но он пустой (нет сигналов).

Итак, мои вопросы:

  • Как я могу проследить сигналы в этом файле базы данных сигналов?
  • Как я могу открыть этот файл из командной строки в графическом интерфейсе?

simulation vhdl test-bench active-hdl
person Paebbels    schedule 04.04.2016    source источник

Ответы (1)


arrow_upward
2
arrow_downward

Команда trace или log должна использоваться для указания сигналов, которые должны быть зарегистрированы в базе данных моделирования (обратите внимание, что эти команды поддерживаются в разных ситуациях, в зависимости от того, как вы вызываете Active HDL).

Например:

log -ports UUT/*

Отслеживает все порты, объявленные в области проектирования проверяемого оборудования.

log -mem -rec UUT/*

Рекурсивно отслеживает все сигналы (включая память Verilog), объявленные в области проектирования проверяемого оборудования.

log CLK RST

Отслеживает сигналы CLK и RST из текущего региона

Возможно, вам придется изменить параметры оптимизации компиляции, чтобы отслеживать все интересующие сигналы.

Чтобы ответить на ваш второй вопрос, вы можете использовать команду wave для добавления сигналов к текущему отображению сигналов.

person Josh    schedule 04.04.2016