Я родом из фона VHDL. А в VHDL есть пакеты IEEE для выполнения операций с фиксированной и плавающей запятой. Иногда они не поддаются синтезу, но очень полезны, когда дело доходит до тестирования.
Мой вопрос: есть ли у Verilog библиотека для выполнения операций с фиксированной и плавающей запятой? Не имеет значения, если это не синтезируется.