Ошибка в генераторе системы blackbox xilinx

Я использую блоки генератора системы Xilinx в Matlab, и я нашел черный ящик блока, который может генерировать и моделировать код VHDL. Я программирую простую программу в vhdl для порта и,

--import std_logic from the IEEE library
library ieee;
use ieee.std_logic_1164.all;

--ENTITY DECLARATION: name, inputs, outputs
entity andGate is                   
   port( A, B : in std_logic;
            F : out std_logic);
end andGate;

--FUNCTIONAL DESCRIPTION: how the AND Gate works
architecture func of andGate is 
begin
  F <= A and B;     
end func;

Я моделирую в xilinx с помощью черного ящика и делаю режим симуляции ISE Simulator, потому что использую xilinx.

Я ценю любую помощь, спасибо :)