Как получить входные и выходные имена модуля Verilog с помощью сценариев или инструментов?

есть ли где-нибудь инструмент или скрипт, который позволяет мне анализировать файлы Verilog для получения имен входов и выходов модуля? Я пытался посмотреть на iverilog и yosys, но у них, похоже, нет этой функции. Я могу написать свой собственный, но я не хочу изобретать велосипед. Благодарность!


interface verilog iverilog
person adrianX    schedule 28.04.2015    source источник

Ответы (2)


arrow_upward
1
arrow_downward

Verilog-Perl может анализировать Verilog для получения имен входов и выходов модуля. . Это бесплатное программное обеспечение, которое можно скачать и установить. Есть много примеров кода, чтобы делать то, что вы хотите, но это требует некоторого знания языка Perl. Вы мудры, что не хотите изобретать это колесо.

person toolic    schedule 28.04.2015
comment
Благодарность! в конце концов я использовал это! но я думаю, что ответ Дэйва тоже должен работать! - person adrianX; 29.04.2015

arrow_upward
1
arrow_downward

Такие инструменты, как ModelSim/Questa, имеют команду Tcl find -ports, которая делает это за вас. Вы также можете использовать Verilog VPI, но не с бесплатной версией ModelSim.

person dave_59    schedule 28.04.2015