Я пытаюсь объявить динамический массив в исходном коде SystemVerilog, но получаю сообщение об ошибке:
Динамический диапазон разрешен только в SystemVerilog.
Я использую инструмент ModelSim. Кусок кода такой:
module sv1;
reg [7:0] memory []; // 8 bit memory with 16 entries
endmodule
Каковы вероятные проблемы?