Я написал код VHDL для арифметического сдвига на 6. Код работает нормально. Но когда я использую его как компонент в моем верхнем модуле, на входе b6 есть некоторые биты, которые не используются. Поэтому он выдает предупреждение во время синтеза, что
Xst:647 - Input <b6<9...14>> is never used.
И во время внедрения ASIC выдает предупреждение, что
O6(0),O(1)...O(5) is connected to same logic(ground).
Влияет ли это предупреждение на мощность моего верхнего модуля во время работы? Могу ли я избежать этих предупреждений? Код для арифметического сдвига 6 приведен ниже.
entity shift6 is
Port (
b6 : in STD_LOGIC_VECTOR(15 downto 0);
o6 : out STD_LOGIC_VECTOR(15 downto 0));
end shift6;
architecture Behavioral of shift6 is
begin
process(b6)
begin
o6(15)<=b6(15);
o6(14 downto 6)<=b6(8 downto 0);
o6(0)<='0';
o6(1)<='0';
o6(2)<='0';
o6(3)<='0';
o6(4)<='0';
o6(5)<='0';
end process;
end Behavioral;
