Реализация модуля CRC32 с verilog для FPGA

Я вроде новичок в FPGA. Этим летом у меня есть проект в этой области, который реализует Ethernet-коммутатор с 4 портами. Я закодировал все части для проверки преамбулы, MAC-адреса и т. д., и они работают правильно, но у меня серьезные проблемы с реализацией CRC32.

• Я знаю алгоритм CRC32 из IEEE 802.3
• затем создал кадр с 18 байтами данных
• затем сгенерировал CRC моего кадра с помощью этого апплета (вот ссылка!

но с любым кадром, который я делаю, результат проверки CRC для этого конкретного кадра неверен (это означает, что с моим модулем каждый кадр имеет ошибку)

Я был бы более чем счастлив узнать ваше мнение

Вот мой код модуля CRC32:

module CRC( clk10x, clk, rst, SFD, length, lengthReady, dataIn, hasError//, MACready
);
   .
   .
// input and outputs and registers are here
   .
   .
   . 
initial
begin
    CRC <= 32'h04C11DB7;
    zeros <= 32'h00000000;
end

always @ ( posedge clk10x )
begin
    if ( rst )
    begin
        counter32bit <= 0;
        shiftFlag <= 1;
        shift <= 0;
        shift2 <= 0;
        first32bit <= 0;
        state <= 0;
        index <= 0;
        calcEnd <= 0;
    end

    else if ( clk )
    begin
        if ( SFD )
        begin

            case ( state )
                'b00 : begin
                            first32bit <= ( counter32bit == 32 ) ? 1 : 0;
                            state <= ( first32bit ) ? 'b01 : 'b00;
                            {MSB, window} <= {window, ~dataIn};     // shift Register;
                            counter32bit <= counter32bit + 1;
                        end
                'b01 : begin
                            {MSB, window} <= ( MSB ) ? ( {window, dataIn} ^ CRC ) : {window, dataIn};
                            shift <= ( lengthReady && shiftFlag ) ? ( length * 8 ) : shift - 1;
                            shiftFlag <= ( lengthReady ) ? 0 : shiftFlag;
                            shift2 <= ( shift == 0 && lengthReady ) ? 32 : shift2 -1;
                            //shift2 <= ( !shift2 ) ? shift2 - 1 : shift2;
                            state <= ( shift2 == 2 && lengthReady ) ? 'b10 : 'b01;
                         end
                'b10 : begin
                            {MSB, window} <= ( MSB && !calcEnd ) ? ( {window, zeros[index]} ^ CRC ) : {window, zeros[index]};
                            index <= ( index == 32 && !calcEnd ) ? 40 : index + 1;
                            calcEnd <= ( index == 40 ) ? 1 : 0;
                            state <= ( calcEnd ) ? 'b11 : state;

                         end

                'b11 : begin
                            window <= window ^ 32'b11111111_11111111_11111111_11111111;
                            hasError <= ( window == 0 ) ? 0 : 1;
                         end
                default : begin
                                //state <= 0;
                                first32bit <= 0;
                                //shift <= 0;
                             end
            endcase

            // have to assign index 0 again
        end