Верхний модуль VHDL без входов и выходов

У меня есть два файла, master.vhd и slave.vhd, оба синтезируются без ошибок и предупреждений. Я хочу создать структурный верхний модуль и соединить их. Я использую Xilinx ISE 14.2.

Мой файл top.vhd выглядит так:

library ieee;
use ieee.std_logic_1164.all;

entity top is
end top;

architecture structural of top is

signal reset, clk : std_logic;
signal req, ack, sig : std_logic;

begin

    master : entity work.master_v10_zad1(rtl)
    port map(
        reset => reset,
        clk => clk,
        req => req,
        ack => ack,
        sig => sig
    );

    slave : entity work.slave_v10_zad1(rtl)
    port map(
        reset => reset,
        clk => clk,
        req => req,
        ack => ack,
        sig => sig
    );

end structural;

Когда я делаю это таким образом, я не могу его синтезировать и получаю множество предупреждений, таких как: ПРЕДУПРЕЖДЕНИЕ: Xst: 647 - Ввод никогда не используется. Этот порт будет сохранен и оставлен неподключенным... бла-бла

Но если я добавлю несколько ненужных портов в верхний объект, тогда он синтезирует нормально, но мне не нужны дополнительные порты, они просто беспорядок!

Мой вопрос заключается в том, как мне соединить два модуля с верхним структурным файлом (или любым другим способом, который работает) и сохранить синтезируемый дизайн?